第13章触发器及时序逻辑电路习题
第十三章 触发器和时序逻辑电路
13.1重点内容提要
时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。
1． 双稳态触发器
双稳态触发器的特点：
1）.有两个互补的输出端 Q 和Q 。
2）．有两个稳定状态。“1”状态和“0” 状态。通常将 Q = 1和Q = 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。
3）．当输入信号不发生变化时，触发器状态稳定不变。
4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。
按其逻辑功能，触发器可分为：RS 触发器，JK 触发器、D 触发器、T 触发器和T ’触发器。 各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1： 名称 逻辑符号
次态方程
RS 触发器
Q R S Q n +=+1
=?S R 0 （约束方程）
JK 触发器
1n n n Q JQ KQ +=+
D 触发器
D Q n =+1
T 触发器
1n n Q T Q +=⊕
T ’ 触发器
1n n Q Q +=
把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。
2．同步时序逻辑电路的分析
同步时序逻辑电路的分析步骤如下：
1．由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。 （2）各触发器的驱动方程。 （3）时序电路的输出方程。
2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。 4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。
3．典型的时序逻辑电路
在数字系统中，最典型的时序逻辑电路是寄存器和计数器。 1）寄存器
寄存器是用来存储数据或运算结果的一种常用逻辑部件。寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。按功能分，寄存器分为数码寄存器和移位寄存器。移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。
2）计数器
计数器是一种对输入脉冲数目进行计数的时序逻辑电路，被计数的脉冲信号称为计数脉冲。计数器除计数外，还可以实现定时、分频等，在计算机及数字系统中应用极广。
计数器种类很多，通常有如下不同的分类方法。
（1）按逻辑功能可分为加法计数器、减法计数器和可逆计数器。
（2）按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。 （3）按工作方式可分为同步计数器和异步计数器。 集成电路74161型四位同步二进制计数器
图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中D R 是异步
(a ) 外引线排列图 (b ) 逻辑符号
图13.1.1 74161型四位同步二进制计数器
清零端，LD 是预置数控制端，0123A A A A 是预置数据输入端，EP 和ET 是计数控制端，Q 3Q 2Q 1Q 0是计数输出端，RCO 是进位输出端。74161型四位同步二进制计数器具有以下功能：
① 异步清零。D R =0时，计数器输出被直接清零，与其他输入端的状态无关。
② 同步并行预置数。在D R =1条件下，当LD =0且有时钟脉冲CP 的上升沿作用时，3A 、2A 、1A 、0A 输入端的数据3d 、2d 、1d 、0d 将分别被3Q 、2Q 、1Q 、0Q 所接收。
③ 保持。在D R LD ==1条件下，当=?EP ET 0，不管有无CP 脉冲作用，计数器都将保持原有状态
不变。需要说明的是，当=EP 0，=ET 1时，进位输出RCO 也保持不变；而当=ET 0时，不管EP 状态如何，进位输出RCO =0。
④ 计数。当D R LD EP ET ====1，且有时钟脉冲CP 的上升沿作用时，74161处于计数状态。
集成电路74LS290异步十进制计数器。其外引线排列图如图13.1.2所示。它由一个一位二进制计数器和一个异步五进制计数器组成。如果计数脉冲由0CP 端输入，输出由0Q 端引出，即得二进制计数器；如果计数脉冲由1CP 端输入，输出由123Q Q Q 引出，即是五进制计数器；如果将0Q 与1CP 相连，计数脉冲由0CP 输入，输出由0123Q Q Q Q 引出，即得8421码十进制计数器。因此，又称此电路为二-五-十进制计数器。当复位输入==)2(0)1(0R R 1，且置位输入=?)2(9)1(9S S 0时，74LS290的输出被直接清零；只要置位输入==)2(9)1(9S S 1，则74LS290的输出将被直接置9，即3210Q Q Q Q =1001；只有同时满足
=?)2(0)1(0R R 0和=?)2(9)1(9S S 0时，才能在计数脉冲(下降沿)作用下实现二-五-十进制加法计数。
图13.1.2 74LS290异步十进制计数器
4．通用集成定时器555
通用集成定时器555是一种将模拟电路和数字逻辑电路巧妙地组合在一起的中规模集成电路。通用集成定时器的内部逻辑电路图如图13.3.3所示，它由三个电阻值为5 k ?的电阻组成的分压器、两个比较器1C 和2C 、基本RS 触发器、输出级和放电管等五部分组成。
图13.3.3 555集成定时器的内部逻辑电路图
555定时器功能如表13.1.2所示。
表13.1.2 555定时器功能表
输 入
输 出
复位D R '
1I u
2I u
输出o u 晶体管T 0 ×
×
0 导通 1 CC 2
3U > CC 1
3U > 0 导通 1
CC 2
3U < CC 1
3U < 1
截止
1
CC 23U < CC 13
U > 保持 保持 555定时器外加少量的阻容元件就可以组成性能稳定而精确的多谐振荡器、单稳电路、施密特触发器等，应用十分广泛。
13．2典型题解
例1：画出与非门构成的基本 R S 触发器,Q Q 的波形，,D D S R 的波形如图13.2.1所示。
图13.2.1基本 R S 触发器波形，,D D S R 的波形
解: 画出与非门构成的基本 R S 触发器,Q Q 的波形，如图13.2.2所示。
图13.2.2 例1的波形图
例2 如图13.2.3所示，运用基本SR 锁存器消除机械开关触点抖动引起的脉冲输出。
图13.2.3例2的图
解: 运用基本SR 锁存器消除机械开关触点抖动引起的脉冲输出的电路如图13.2.4所示。
图13.2.4例2的电路图和波形图
例3：画出如图13.2.5所示的输入信号下，钟控R S触发器,Q Q的输出波形（设Q的初始态为“0”态）
13.2.5例3的输入波形图
解:C P高电平时触发器状态由R、S确定。钟控R S触发器,Q Q的输出波形如图13.2.6所示。
13.2.6例3的钟控R S触发器,Q Q的输出波形图
例4设下降沿触发的JK触发器时钟脉冲和J、K信号的波形,如图13.2.7所示试画出输出端Q的波形。设触发器的初始状态为0。
13.2.7例4的输入波形图
解: 输出端Q的波形如图13.2.8所示。
13.2.8例4的触发器Q的输出波形图
例5分析图13.2.9所示的同步时序逻辑电路的功能。
图13.2.9例5的逻辑电路图
解：该电路的存储电路由J-K触发器构成，组合电路由门电路构成，属于Mealy型时序逻辑电路。分析过程如下：
1．写出时序电路的各逻辑方程式
（1）这是一个同步时序电路，故时钟方程可以不写 （2）时序电路的驱动方程
111J K == 221n J K X Q ==⊕
（3）时序电路的输出方程。
12121212n n n n n n n n
Z XQ Q XQ Q XQ Q XQ Q ==+
2．将驱动方程代入J-K 触发器特性方程，得到状态方程
12121211
1
1
1
()()11n n n n n
n n n n Q X Q Q X Q Q Q Q Q Q
++=⊕+⊕=?+?=
3．列出该时序电路的状态表，画出状态转换图和时序图
状态表的列法是：先填入现态Q 2n Q 1n 以及输入X 的的所有取值组合，然后将每一种取值组合值分别代入输出方程及状态方程，求出相应的输出值Z 和次态值Q 2n+1、Q 1n+1。由此可得到状态表如表13.2.1所示。
根据状态表可以画出状态图如图13.2.10所示，电路的工作波形如图13.2.11示。
图13.2.10 例5的状态图
CP X Q 2 Q 1 Z
图13.2.11 例5电路的工作波形
X/Z
4．电路的逻辑功能分析
由状态图可知，例5中的逻辑电路是一个二进制可逆计数器。输入X为低电平（X=0）时，计数器将由初态00开始加计数。每来一个计数脉冲，计数器加1，依次为00→01→10→11。当计数器累加4个脉冲后，其状态由11变为00，并产生一个进位脉冲（Z=1）。当输入为高电平（X=1）时，计数器将由初态11开始减计数。每来一个脉冲，计数器减1，依次为11→10→01→00。当计数器累减4个脉冲后，其状态由00变为11，产生一个借位脉冲（Z=1）。这样，我们把输入X称为加减控制信号，CP称为计数脉冲，于是Z就是进位（X=0时）或者借位（X=1）信号。因此，图13.2.9是一个在X控制下的对CP 脉冲既能加计数又能减计数的模4可逆计数器。图13.2.11中，画出了减计数情况下电路的工作波形。
例6 用74LVC161构成九进制加计数器。
解：九进制计数器应有9个状态，而74 LVC 161在计数过程中
有16个状态。如果设法跳过多余的7个状态，则可实现模9计数器。
(1) 反馈清零法
用74LVC161构成九进制加计数器如图13.2.12所示。
图13.2.12例6电路图各状态图
(2) 反馈置数法一
用74LVC161构成九进制加计数器如图13.2.13所示。
图13.2.13例6电路图
反馈置数法二
用74LVC161构成九进制加计数器如图13.2.14所示。
0010
0110
0000
0101 0100 0011
0001
1000
0111 1001
Q3Q2Q1Q0
图13.2.14 例6电路图
例7 图13.2.15所示为用555定时器组成的液位监控电路，当液面低于正常值时，监控器发声报警。 ① 说明监控报警的原理。
② 计算扬声器发声的频率。
解：① 图13.2.15所示电路是由555定时器组成的多谐振荡器，其振荡频率由R 1、R 2和C 的值决定。电容两端引出两个探测电极插入液体内。液位正常时，探测电极被液体短路，振荡器不振荡，扬声器不发声。当液面下降到探测电极以下时，探测电极开路，电源通过R 1、R 2给C 充电，当
C u 升至CC 2
3
U 时，振荡器开始振荡，振荡器发声报警。
② 扬声器的发声频率，即为多谐振荡器的频率。
6971001.01010021
.543
.
1243.16
321=????+=+=-）（）（C R R f H Z
13.4 习 题 13
13.4.1填空题
1．JK 触发器和D 触发器的特性方程分别为1n n n Q JQ KQ +=+， 1n Q D +=。
2．时序逻辑电路按其状态改变是否受同一定时信号控制，可将其分为_同步时序逻辑电路__和?异步时序逻辑电路??两种类型。
3．T 触发器的特性方程是1n n n Q T Q TQ +=+；'
T
触发器的特性方程是1n n Q Q +=。
4．时序逻辑电路是由_组合逻辑电路__和具有记忆作用的_触发器 构成。
5．全面描述一个时序电路的功能，必须使用3个方程式，它们是 触发器的驱动方程 、触发器的特性方程 和 时序电路的输出方程 。
6．某时序电路如图13.4.1所示，若在输出端得到100KHZ 的矩形波，则该电路时钟脉冲CP 的频率是 25KHZ 。
图13.2.15 液位监控电路
图13.4.1
7．某时序电路设计过程中的最简状态图中的状态数为10个，设计该电路至少需要用 4 个触发器。
8．若一单稳态触发器电路的输出脉宽S 4t w μ=，恢复时间S 1t re μ=，则输出信号的最高频率为 200KHZ 。
9．同步时序逻辑电路和时钟脉冲CP 的波形分别如图13.4.2所示。 说明是 4 进制计数器。
图13.4.2 图13.4.3
10．电路如图13.4.3所示，1
n Q += n Q 。
11. 按逻辑功能不同，触发器分为RS 触发器、 JK 触发器 、 D 触发器 、 T 触发器 、 T ’触发器 五种类型。
12. 电路如图13.4.4所示，图13.4.4（a ）是 7 进制计数器；图13.4.4（b ）是 13 进制计数器。
图13.4.4
13.三个触发器组成的最大进制计数器为 8 进制。 14. 加法器是组合逻辑电路；计数器是 时序逻辑电路 。
15. 主从JK 触发器和维持阻塞JK 触发器比较，维持阻塞JK 触发器 抗干扰能力和可靠性更好。 16. 图13.4.5所示的电路是 5 进制计数器。
图13.4.5
13.4.2 选择题
1．下列通用集成电路中，（ B ）属于时序逻辑电路。 A ．译码器 B ．计数器 C ．编码器 D ．加法器
2．下列触发器中，抗干扰能力和可靠性最高的是（ D ）。
A ．主从RS 触发器
B ．主从JK 触发器
C ．基本RS 触发器。
D ．维持阻塞型D 触发器。 3．下列触发器中，有约束条件的是（ A ）。
A ．主从RS 触发器
B ．主从JK 触发器
C ．维持阻塞型JK 触发器。
D ．维持阻塞型D 触发器。 4．构成一个十进制计数器，需要触发器的个数至少为（ 4 ）。
A ．3个
B ．4个
C ．5个
D ．6个
5．若一单稳态触发器电路的输出脉宽3w t S =μ，恢复时间S 1t re μ=，则输出信号的最高频率为（ A ）
A.f m ax =250KH Z
B. f m ax ≥1MH Z
C. f m ax ≤200KH Z
D.f m ax =200KH Z
6．若如图13.4.6所示单稳态触发器电路输出波形的脉冲宽度s t w μ=5，恢复时间s t re μ=1，则输出信
号的最高频率为 A 。
图13.4.6
A 、 Z KH 7.166；
B 、 Z KH 200；
C 、 Z KH 250；
D 、 Z MH 1 7．某时序电路的状态图如图13.4.7所示，该电路为 5进制计数器 。
图13.4.7
A 、 四进制加计数器；
B 、 四进制计数器；
C 、 五进制加计数器；
D 、 五进制计数器。
8．设计一个99进制计数器的电路至少需要用 C 个触发器。
A 、 1 ；
B 、 4；
C 、 7
D 、 10 。
9．某时序电路如图13.4.8所示，若在输入端CP 加入10Z KH 的脉冲波形，则该电路输出端Z 的频率
为 A 。
图13.4.8
A 、Z KH 5.2；
B 、Z KH 5；
C 、 Z KH 20
D 、 Z KH 40 10. 下列触发器中，有约束条件的是（ A ） 。 A 、 RS 触发器 ； B 、 JK 触发器； C 、D 触发器
D 、T 触发器
11. 下列中规模通用集成电路中，（ B ）属于组合逻辑电路。
A 、 4位计数器74161；
B 、 4位加法器74283；
C 、 4位寄存器74194
D 、4位计数器74290
12. 某时序电路设计过程中的最简状态图中的状态数为8个，设计该电路至少需要用（ B ）个触发
器。
A 、 4 ；
B 、 3；
C 、 2；
D 、6。
13.4.3 计算题
1．逻辑电路如图13.4.9（a ）所示，输入A 、B 、K 和时钟脉冲CP 的波形如习题图13.4.6
（b ），试画出J 和Q 的波形（设Q 的初始状态为0）。
（a ） （b ）
图13.4.9
解：J 和Q 的波形如图13.4.9(C) 所示。
2．同步时序逻辑电路和时钟脉冲CP 的波形分别如图13.4.10所示。
（1）画出在CP 脉冲作用下01,Q Q 的波形，设触发器初态均为“0”； （2）说明是几进制计数器。
图13.4.10
解：(1)Q 0和Q 1的波形如图13.4.10(a) 所示。
13.4.10(a) Q 0和Q 1的波形
(2) 是4进制计数器。
3．用二-五-十进制计数器74LS290构成如图13.4.11所示计数电路，试分析它们各为几进制计数器？
图13.4.11
解：图13.4.11(a)所示计数电路，为6进制计数器。
图13.4.11(b)所示计数电路，为8进制计数器。
4． 已知由与非门组成的基本RS 触发器和输入端D R 、D S 的波形如图13.4.12所示，试对应地画出
Q 和Q 的波形，并说明状态“不定”的含义。
图13.4.12
解：Q
和Q 的波形如图13.4.12(a)所示,
状态“不定”的含义是: D R 、D S =0、0，Q 、Q =1
、1，当
D R 、D S =1、1，Q 的状态不确定。
图13.4.12(a) Q 和Q 的波形
5．已知钟控RS 触发器CP 、R 和
S 的波形如图13.4.13所示，试画出输出Q 的波形。设初始状态为0。
图13.4.13 图13.4.14
解：钟控RS 触发器输出Q 的波形如图13.4.13（a ）所示，
13.4.13（a ）Q 的波形
6． 在主从结构的JK 触发器中，已知CP 、J 、K 的波形如图13.4.14所示，试画出Q 端的波形。设初始状态Q =0。
解：主从结构的JK 触发器输出Q 的波形如图13.4.14（a ）所示，
图13.4.14（a ）Q 的波形
7． 维持阻塞型D 触发器的输入D 和时钟脉冲CP 的波形如图13.4.15所示，试画出Q 端的波形。设初始状态Q = 0。
图13.4.15
解：维持阻塞型D 触发器输出Q 的波形如图13.4.15（a ）所示，
图13.4.15（a ）Q 的波形
8． 在T 触发器中，已知T 和CP 的波形如图13.4.16所示，试画出Q 端的波形。设初始状态Q = 0。
图13.4.16
解：T 触发器输出Q 的波形如图13.4.16（a ）所示，
图13.4.16（a ）Q 的波形
9． 写出图13.4.17所示电路的逻辑关系式，说明其逻辑功能。
图13.4.17
解：D AQ BQ =+ 根据D 触发器的特性方程1
n Q
D +=，得
1n Q AQ BQ +=+
令A=J ，K=B ，电路的功能与JK 触发器的功能相同，即该电路的功能就是将D 触发器转换成了JK 触发器。
10． 如图13.4.18所示的电路和波形，试画出D 端和Q 端的波形。设初始状态Q= 0。
图13.4.18
解：D A B =⊕，D 和Q 的波形如图13.4.18（a ）所示。
图13.4.18（a ）D 和Q 的波形
11 电路如图13.4.19所示。画出Q 0端和Q 1端在六个时钟脉冲CP 作用下的波形。设初态Q 1=Q 0= 0。
(a) (b)
图13。19第11题图 图13-20第12题图
解：1
00n n Q D Q +==
1101,n
J K Q ==
1
1
111101n n n n n n Q J Q KQ Q Q Q +=+=+
CP 、Q 0、Q 1的波形如图13.4.19（a ）所示。
图13.4.19（a ）CP 、Q 0和Q 1的波形
12. 用图13.4.20(a)所给器件构成电路，并在示波器上观察到如图13.4.20（b ）所示波形。试问电路是如何连接的？请画出逻辑电路图。 解：Y CP
Q CP Q CP Q ==⊕=⊕
Q 为CP 的二分频，故逻辑电路图如图13.4.20（c ）所示。
图13-20（c ）
13 已知如图13.4.21(a)所示电路的各输入端信号如图13.4.21(b)所示。试画出触发器输出端Q 0和
Q 1的波形。设触发器的初态均为0。
(a) (b)
图13.4.21
解：电路为异步时序电路，
100111
10
,n n
n D n n Q Q R Q Q
D Q
++====
触发器输出端Q 0和Q 1的波形如图13.4.21(c)所示。
图13.4.21（c ）
14 已知电路和时钟脉冲CP 及输入端A 的波形如图13.4.22所示，试画出输出端0Q 、1Q 的波形。假定各触发器初态为1。
(a) (b)
图13.4.22
解：电路为异步时序电路，
10111
10
,n n D n n Q A S Q Q
D Q
++====
触发器输出端Q 0和Q 1的波形如图13.4.22(c)所示。
图13.4.22（c）
15 已知图13.4.23(a)所示电路中输入A及CP的波形如图13.4.23(b)所示。试画出输出端
Q、
Q、2Q的波形，设触发器初态均为0。
1
(a) (b)
图13.4.23
解：电路为同步时序电路，三个D触发器初态均为0，上升沿触发，输出波形如图13.4.23(c)所示。从输出波形图中可看出，该电路的功能为移位寄存器。
图13.4.23（c）
16 电路如图13.4.24所示，已知时钟脉冲CP的频率为2 kHz，试求Q0、Q1的波形和频率。设触发器的初始状态为0。
图13。4。24第16题图图13。4。25第17题图
解：电路为异步时序电路，两个D触发器初态均为0，上升沿触发，输出波形如图13.4.24(a)所示。
图13。4。24（a）第16题图
从输出波形图中可看出，时钟脉冲CP的频率为2 kHz，Q0的频率为1kHz，Q1的频率为500 kHz。17．分析如图13.4.25所示电路的逻辑功能。
解：电路为同步时序电路，设两个JK 触发器初态均为0，下降沿触发，输出波形如图13.4.25(a)所示。
图13。4。25（a ）第17题图
从输出波形图中可看出，电路的逻辑功能为为两位同步二进制减法计数器。
18． 某计数器波形如图13.4.26所示，试确定该计数器有几个独立状态，并画出状态循环图。
图13.4.26
解：该计数器有6个独立状态，状态循环图如图13.4.26（a ）所示。
图13.4.26（a ）
19． 电路如图13.4.27所示。假设初始状态2Q 1Q 0Q = 000。试分析FF 2、FF 1构成几进制计数器？整个电路为几进制计数器？画出CP 作用下的输出波形。
图13.4.27
解：电路为异步时序电路，有三个JK 触发器，下降沿触发，
各JK 触发器驱动方程为：
D R 1K
001212
121,1,1
n J K J Q K J Q K ====== 各
JK 触发器的状态方程为：
10011211221n n n n n n n n
Q Q Q Q Q Q Q Q +++===
CP 作用下的输出波形如图13.4.27（a ）所示。
图13.4.27（a ）
从输出波形图中可看出，触发器FF 2，FF 1构成同步三进制加法计数器；整个电路为六进制加法计数器。
20 分析图13.4.28计数器的逻辑功能，确定该计数器是几进制的？
图13.4.28
解：电路为同步时序电路，有三个JK 触发器，下降沿触发，
各JK 触发器驱动方程为：
020*******,1
,1
n J Q K J K Q J Q Q K ======
各JK 触发器的状态方程为：
1020
1110101220
n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q +++==+= 根据JK 触发器的状态方程，可列出电路的状态转换图，如图13.4.28（a ）所示。。
触发器和时序逻辑电路习题答案
第21章 触发器和时序逻辑电路 191、触发器按其工作状态是否稳定可分为( b )。 (a)RS 触发器，JK 触发器，D 触发器，T 触发器； (b)双稳态触发器，单稳态触发器，无稳态触发器； (c)主从型触发器，维持阻塞型触发器。 192、逻辑电路如图所示，当A=“1”时，基本RS 触发器( c )。 (a)置“1”； (b)置“0”； (c)保持原状态。 ≥1A ""1R D Q Q S D 193、 逻辑电路如图所示，分析C ，S ，R 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( c )。 (a)1t ； (b)2t ； (c)3t 。 C S R t 1t 2t 3S C R D R S D Q Q 194、 某主从型JK 触发器，当J=K=“1”时，C 端的频率f=200Hz ，则Q 的频率为( c )。 (a)200Hz ； (b)400Hz ； (c)100Hz 。 195、逻辑电路如图所示，当A=“1”时，C 脉冲来到后JK 触发器( a )。 (a)具有计数功能； (b)置“0”； (c)置“1”。 ≥1 A J C R D K S D Q Q "" 1""1 196、 逻辑电路如图所示，A=“0”时，C 脉冲来到后D 触发器( b )。 (a)具有计数器功能； (b)置“0”； (c)置“1”。
D C Q Q & A 197、逻辑电路如图所示，分析C 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( a )。 (a) 1t ； (b)2t ； (c)3t 。 D C Q Q C t 1t 2t 3 198、逻辑电路如图所示，它具有( a )。 (a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。 J C R D K S D Q Q 1 199、逻辑电路如图所示，它具有( b )。 (a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。 J C R D K S D Q Q 200、时序逻辑电路与组合逻辑电路的主要区别是( c )。 (a)时序电路只能计数，而组合电路只能寄存； (b)时序电路没有记忆功能，组合电路则有； (c)时序电路具有记忆功能，组合电路则没有。 201、寄存器与计数器的主要区别是( b )。 (a)寄存器具有记忆功能，而计数器没有； (b)寄存器只能存数，不能计数，计数器不仅能连续计数，也能存数； (c)寄存器只能存数，计数器只能计数，不能存数。 202、移位寄存器与数码寄存器的区别是( a )。 (a)前者具有移位功能，后者则没有； (b)前者不具有移位功能，后者则有； (c)两者都具有移位功能和计数功能。
第十三章 几种常用的时序逻辑电路
第十三章几种常用的时序逻辑电路 一、填空题 1.与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。 2.触发器是数字电路中______（a.有记忆 b.非记忆）的基本逻辑单元。 3.在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。 4. JK触发器是________（a.CP为1有效b.CP边沿有效）。 +=+是_______触发器的特性方程。 5.1n n n Q JQ KQ 6.1n n +=+是________触发器的特性方程，其约束条件为Q S RQ ___________。 +=+是_____触发器的特征方程。 7.1n n n Q TQ TQ 8.在T触发器中，若使T=____，则每输入一个CP，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T触发器，它的特征方程是________________。 9.我们可以用JK触发器转换成其他逻辑功能触发器，令 __________________，即转换成T触发器；令_______________， 即转换为'T触发器；令________________，即转换成D触发器。10.我们可以用D触发器转换成其他逻辑功能触发器，令 __________________，即转换成T触发器；令_______________， 即转换为'T触发器。 11.寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。 12.寄存器分为_________寄存器和__________寄存器。 13.双拍工作方式的数码寄存器工作时需_____________。
江苏中职触发器练习题
一、填空题 1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。 2．D 触发器的特性方程为___ ；J-K 触发器的特性方程为______。 3．T触发器的特性方程为。 4．仅具有“置0”、“置1”功能的触发器叫。 5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。 6. 若D触发器的D端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应为。7．JK触发器J与K相接作为一个输入时相当于触发器。 8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息需要个触发器。 9．时序电路的次态输出不仅与即时输入有关，而且还与有关。 10. 时序逻辑电路一般由和两部分组成的。 11. 计数器按内部各触发器的动作步调，可分为___ ____计数器和____ ___计数器。 12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。13．要构成五进制计数器，至少需要级触发器。 14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则经过5个CP脉冲以后计数器的状态为。 15．欲将某时钟频率为32MHz的CP变为16MHz的CP，需要二进制计数器个。 16. 在各种寄存器中，存放N位二进制数码需要个触发器。 17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要个移位脉冲。 18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳变为1态，因此其稳态为态，暂稳态为态。 19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。 20．单稳态触发器在外加触发信号作用下能够由状态翻转到状态。 21．集成单稳态触发器的暂稳维持时间取决于。 22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲宽度，则占空比应为_______。
第21章习题 触发器和时序逻辑电路
第21章时序逻辑电路 S13101B 在逻辑电路中，任意时刻的输出状态仅取决于该时刻输入信号的状态，而与信号作用前电路的状态无关，这种电路称为。因此，在电路结构上一般由 组合而成。 解： 组合逻辑电路，门电路 S13102B 在任何时刻，输出状态仅仅决定于同一时刻各输入状态的组合，而与电路以前所处的状态无关的逻辑电路称为，而若逻辑电路的输出状态不仅与输出变量的状态有关，而且还与系统原先的状态有关，则称其为。 解： 组合逻辑电路，时序逻辑电路。 S13102I 在同步计数器中，各触发器的CP输入端应接时钟脉冲。 解： 同一 S13201B 有四个触发器的二进制计数器，它的计数状态有( )。 A. 8 B. 16 C. 256 D. 64 解： B S13104B 个逻辑电路，如果某一给定时刻t的输出不仅决定于该时刻t的输入，而且还决定于该时刻前电路所处的状态，则这样的电路称为电路。 解： 时序 S13105B 一个逻辑电路，如果某一给定时刻t的稳态输出仅决定于该时刻的输入，而与t前的状态无关，则这样的电路称为电路。 解： 组合 S13106B 按触发器状态更新方式划分，时序电路可分为和两大类。 解： 同步、异步 S13108B 计数器中有效状态的数目，称为计数器的。 解： 模或长度
S13106N 如图所示电路是 步 进制计数据。 解： 异，十六 S13107N 如图所示电路是 步，长度为 的 法计数器。 解： 异，8，加 S13108N 在如图所示电路中，若将第二级、第三级触发器的CP 改接在21Q Q 、上，则该电路是 步，长度为 的 法计数器。 解： 异，8，减 S13110N 如图所示电路是 步，长度为 的 法计数器。 解： 异，4，加 S13111N 如图所示电路是 步，长度为 的 法计数器。 解： 异，8，减
触发器是构成时序逻辑电路的基本单元
触发器是构成时序逻辑电路的基本单元，触发器按逻辑功能分为RS触发器、JK触发器、D触发器、T触发器和T′触发器等多种类型；按其电路结构分为主从型触发器和维持阻塞型触发器等。 1．JK触发器 （1）JK触发器符号及功能 JK触发器有两个稳定状态：一个状态是Q＝1，Q=0，称触发器处于“1”态，也叫置位状态；另一个状态是Q＝0，Q＝1，称触发器处于“0”态，也叫复位状态。JK触发器具有“置0”、“置1”、保持和翻转功能，符号如图l所示。 反映JK触发器的Q n和Q n、J、K之间的逻辑关系的状态表见表1。状态表中，Qn表示时钟脉冲来到之前触发器的输出状态，称为现态，Q n+1表示时钟脉冲来到之后的状态，称为次态。
图l JK触发器符号表1 JK触发器的状态表 JK触发器的特性方程为 JK触发器的种类很多，有双JK触发器74LS107，双JK触发器74LS114，741S112，74HC73，74HCT73等，有下降沿触发的，也有上升沿触发的。图l所示的JK触发器是下降沿触发的。
（2）双JK触发器74LS76 74LS76是有预置和清零功能的双JK触发器，引脚如图2所示，有16个引脚。功能表见表2，74LS76是下降沿触发的。 图2 74LS76引脚图表 2 74LS76的功能表 ①当R D＝0，S D＝1时
不论CP，J，K如何变化，触发器的输出为零，即触发器为“0”态。由于清零与CP脉冲无关，所以称为异步清零。 ②当R D＝1，S D＝0时 不论CP，J，K如何变化，触发器可实现异步置数，即触发器处于“1”态。 ③当R D＝1，S D＝1时 只有在CP脉冲下降沿到来时，根据J，Κ端的取值决定触发器的状态，如无CP脉冲下降沿到来，无论有无输人数据信号，触发器保持原状态不变。 2．D触发器 （1）D触发器符号及功能 D触发器具有置“0”和置“1”功能，其逻辑符号如图3所示，其逻辑功能为：在CP上升沿到来时，若D＝I，则触发器置1；若D＝0，则触发器置0，D触发器的特性方程为 D触发器的状态表见表3
第13章触发器及时序逻辑电路习题汇总
第十三章触发器和时序逻辑电路 13.1重点内容提要 时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。 1．双稳态触发器 双稳态触发器的特点： 1）.有两个互补的输出端Q 和Q。 2）．有两个稳定状态。“1”状态和“0” 状态。通常将Q = 1和Q= 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。 3）．当输入信号不发生变化时，触发器状态稳定不变。 4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。 按其逻辑功能，触发器可分为：RS触发器，JK触发器、D触发器、T触发器和T’触发器。 各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1： 把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。 2．同步时序逻辑电路的分析
同步时序逻辑电路的分析步骤如下： 1．由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。 （2）各触发器的驱动方程。 （3）时序电路的输出方程。 2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。 4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。 3．典型的时序逻辑电路 在数字系统中，最典型的时序逻辑电路是寄存器和计数器。 1）寄存器 寄存器是用来存储数据或运算结果的一种常用逻辑部件。寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。按功能分，寄存器分为数码寄存器和移位寄存器。移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。 2）计数器 计数器是一种对输入脉冲数目进行计数的时序逻辑电路，被计数的脉冲信号称为计数脉冲。计数器除计数外，还可以实现定时、分频等，在计算机及数字系统中应用极广。 计数器种类很多，通常有如下不同的分类方法。 （1）按逻辑功能可分为加法计数器、减法计数器和可逆计数器。 （2）按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。 （3）按工作方式可分为同步计数器和异步计数器。 集成电路74161型四位同步二进制计数器 图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中D R 是异步 (a ) 外引线排列图 (b ) 逻辑符号 图13.1.1 74161型四位同步二进制计数器 清零端，LD 是预置数控制端，0123A A A A 是预置数据输入端，EP 和ET 是计数控制端，Q 3Q 2Q 1Q 0是计数输出端，RCO 是进位输出端。74161型四位同步二进制计数器具有以下功能： ① 异步清零。D R =0时，计数器输出被直接清零，与其他输入端的状态无关。 ② 同步并行预置数。在D R =1条件下，当LD =0且有时钟脉冲CP 的上升沿作用时，3A 、2A 、1A 、0A 输入端的数据3d 、2d 、1d 、0d 将分别被3Q 、2Q 、1Q 、0Q 所接收。 ③ 保持。在D R LD ==1条件下，当=?EP ET 0，不管有无CP 脉冲作用，计数器都将保持原有状态
SQL触发器实例讲解
SQL触发器实例讲解 SQL 资料2009-07-23 14:44:07 阅读6072 评论9 字号：大中小订阅 定义：何为触发器？在SQL Serv er里面也就是对某一个表的一定的操作，触发某种条件，从而执行的一段程序。触发器是一个特殊的存储过程。 常见的触发器有三种：分别应用于Insert , Update , Delete 事件。 我为什么要使用触发器？比如，这么两个表： Create Table Student( --学生表 StudentID int primary key, --学号 .... ) Create Table BorrowRecord( --学生借书记录表 BorrowRecord int identity(1,1), --流水号 StudentID int , --学号 BorrowDate datetime, --借出时间 ReturnDAte Datetime, --归还时间 ... ) 用到的功能有: 1.如果我更改了学生的学号,我希望他的借书记录仍然与这个学生相关(也就是同时更改借书记录表的学号); 2.如果该学生已经毕业，我希望删除他的学号的同时，也删除它的借书记录。 等等。 这时候可以用到触发器。对于1，创建一个Update触发器： Create Trigger truStudent On Student --在Student表中创建触发器 f or Update --为什么事件触发 As --事件触发后所要做的事情 if Update(StudentID) begin Update BorrowRecord Set StudentID=i.StudentID From BorrowRecord br , Deleted d ,Inserted i --Deleted和Inserted临时表 Where br.StudentID=d.StudentID end
第21章 触发器和时序逻辑电路2
常用时序组合逻辑电路及其应用 寄存器 计数器 通过学习理解寄存器及计数器的概念和工作原理，掌握时序电路的分析方法。
21.2 寄存器 ◆按功能分 数码寄存器 移位寄存器 串行 并行 ◆ 按存取数码的方式 在数字电路中， 用来存放二进制数据或代码的 电路称为寄存器。 用来暂时存放数据或指令 , 然后根 据需要取出数码。 寄存器分类：
一个触发器组成 1位的数码寄存器 CP上升沿,Q =D CP高电平、低电平、下降沿，Q 均不变R S D CP Q Q 21.2.1 数码寄存器 寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n 位二进制代码的寄存器，需用n个触发器来构成。 通常由D触发器或R-S触发器组成 D CP
Q 4 Q 3 Q 2 Q 1 & & & & Q Q D Q Q D Q Q D Q Q D A 1 A 2 A 3 A 4 CLR 取数脉冲接收脉冲( CP ) 四位数码寄存器:1 1 1 1 1 1 1110特点：数码从四个输入端同时输入，从四个输出端同时输出。又称并行输入并行输出寄存器。 待存数码为1101 0000寄存指令 取出指令 1、预先清零 2、存入数码 3、取出数码
数码寄存器 由8D 集成电路74LS273组成8位二进制数寄存器D 3D 2D 1D 03210R +5V 74LS273 1D 8D 1Q 8Q 8D 寄存器 4567D 4D 5D 6D 7 CP 8位二进制数D 7~D 0
移位寄存器除具寄存器的功能外，还可将数码移位。所谓“移位”，就是将寄存器所存各位数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成三种： 寄存器 左移寄存器 右移寄存器 双向移位左移寄存器：在时钟脉冲的作用下，低位寄存器的数码送给高位寄存器，作为高位寄存器的次态输出； 右移寄存器：在时钟脉冲的作用下，高位寄存器的数码送给低位寄存器，作为低位寄存器的次态输出； 21.2.2 移位寄存器
第十三章 时序逻辑电路
第十三章时序逻辑电路 第十四章脉冲的产生和整形电路 盐城技师学院 一、填空题（每格1分，共20分） 1、时序电路是由和组成。 2、时序逻辑电路在逻辑功能方面的特点是电路的输出状态不仅与 有关，而且与有关。 3、一个十进制为37，则对应的二进制数为，对应的8421BCD码 为。 4、一个四位8421BCD码十进制加法计数器，若初始状态为0000，输入第 七个脉冲后，计数器的状态为，输入第十个脉冲后，计数器的状态为。 5、一个七段数码管显示器，输入为高电平时数码管发光，则当 abcdefg=1011011时，显示的十进制数为。 6、施密特触发器是一个有的反相器，是一个稳态触发 器，具有特性。 7、多谐荡器没有，电路不停地在两个之间转换，而这个 转换的快慢主要取决于的速度。 8、单稳态触发器在脉冲电路中广泛应用于电路的、等方面。 9、施密特触发器的主要用途有、和。 二、判断题（每题2分。共16分） （）1、移位寄存器可以并行输出，也可以串输出。
（）2、多谐振荡器输出的们号是正弦波。 （）3、有8个触发器的二进制异步计数器能表达到56种状态。 （）4、编码是译码的逆过程。 （）5、数码寄存器不但具有寄存器数码的功能，而且还有数码移位的功能。 ( ) 6、单稳态触发器电路的最大工作频率由外加觖发脉冲的频率决定。（）７、由三个触发器组成的二进制加法计数器，计数器最大的模是10。（）８、构成计数器电路的器件必须具有记忆功能。 三、选择题（每题4分，共32分） 1、一个十进制计数器，至少需要几个触发器构成？（） A、2个 B、3个 C、4个 D、5个 2、一个八进制计数器，最多能记忆（）个脉冲，第（）个脉冲到来后， 向高位进一。 A、7 B、8 C、9 D、10 3、一个512位移位寄存器用作廷迟线，如果时钟频率是4MHZ，则数据通 过该廷迟线的时间为（） A、128us B、127.75us C、256us D、125us 4、下列电路中不属于时序电路的是（） A、计数器 B、数码寄存器 C、译码器 D、触发器 5、施密特触发器常用于对脉冲波形的（） A、延时和定时 B、计数与寄存 C、整形与变换
第6章_存储过程与触发器练习题
有教师表(教师号，教师名，职称，基本工资)，其中基本工资的取值与教师职称有关。实现这个约束的可行方案是( )。 A 在教师表上定义一个视图 B 在教师表上定义一个存储过程 C 在教师表上定义插入和修改操作的触发器 D 在教师表上定义一个标量函数 参考答案 C 在SQL SERVER中，执行带参数的过程，正确的方法为（）。 A 过程名参数 B 过程名（参数） C 过程名=参数 D ABC均可 参考答案 A 在SQL SERVER服务器上，存储过程是一组预先定义并（）的Transact-SQL语句。 A 保存 B 解释 C 编译 D 编写 参考答案 C 在SQL Server中，触发器不具有（）类型。 A INSERT触发器 B UPDATE触发器 C DELETE触发器 D SELECT触发器 参考答案 D
（）允许用户定义一组操作，这些操作通过对指定的表进行删除、插入和更新命令来执行或触发。 A 存储过程 B 规则 C 触发器 D 索引 参考答案 C 为了使用输出参数，需要在CREATE PROCEDURE语句中指定关键字( )。 A OPTION B OUTPUT C CHECK D DEFAULT 参考答案 B 下列( )语句用于创建触发器。 A CREATE PROCEDURE B CREATE TRIGGER C ALTER TRIGGER D DROP TRIGGER 参考答案 B 下列( )语句用于删除触发器。 A CREATE PROCEDURE B CREATE TRIGGER C ALTER TRIGGER D DROP TRIGGER 参考答案 D
第八章时序逻辑电路学习资料
第八章时序逻辑电路
第八章时序逻辑电路 第一节寄存器 一、单项选择题 1.N个触发器可以构成能寄存位二进制数码的寄存器。（） A.N-1 B.N C.N+1 D.2N 2.存储8位二进制信息要个触发器。 A.2 B.3 C.4 D.8 3.8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 4.有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是（） A.1011-0110-1100-1000-0000 B.1011-0101-0010-0001-0000 C.1011-1100-1101-1110-1111 D.1011-1010-1001-1000-0111 5.由三级触发器构成环形计数器的计数摸值为（ ) A.8 B.6 C.3 D.16 6.如图8-7所示电路的功能为（）A.并行输入寄存器 B.移位寄存器 C.计数器 D.序列信号发生器 7.由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。（） A.2 B.4 C.8 D.16 8.现欲将一个数据串延时4个CP的时间，则最简单的办法采用（） A.4位并行寄存器 B.4位移位寄存器 C.4进制计数器 D.4位加法器 二、判断题 1.时序电路中不含有记忆功能的器件。（ ) 2.移位寄存器74LS194可串行输入并行输出，但不能串行输入串行输出。（） 仅供学习与交流，如有侵权请联系网站删除谢谢2
3.时序逻辑电路在某一时刻的输出状态与该时刻之前的输入信号无关。（ ) 4.时序电路一定不要组合电路。（） 三、多项选择题 1.寄存器按照功能不同可分为（） A.数据寄存器 B.移位寄存器 C.暂存器 D.计数器 2.数码寄存器的特点是（） A.存储时间短 B.速度快 C.可做高速缓冲器 D.一旦停电后存储数码全部消失 3.移位寄存器按移位方式可分为（） A.左移移位寄存器 B.右移移位寄存器 C.双向移位寄存器 D.集成移位寄存器 第二节计数器 一、填空题1.触发器有个稳定状态，它可以记录位二进制码，存储8位二进制信息需要个触发器。 2.按进位体制的不同，计数器可分为计数器和计数器等；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。 3.要构成五进制计数器，至少需要个触发器。 4.设集成十进制（默认为8421码）加法计数器的初态为Q3Q2Q1Q0=1001，则经过5个CP 脉冲以后计数器的状态为 . 5.在各种寄存器中，存放N位二进制数码需要个触发器。 二、单项选择题 1.按各触发器的CP所决定的状态转换区分，计数器可分为计数器。（） A.加法、减法和可逆 B.同步和异步 C.二、十和N进制 D.以上均不正确 2.将一个D触发器处于技术状态时，下列做法正确的是（） A.D端接固定高电平 B.D端悬空 C.D端与Q端相联 D.D与Q非端相联 仅供学习与交流，如有侵权请联系网站删除谢谢3
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1 第十三章 触发器和时序逻辑电路 13.1重点内容提要 时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。 1． 双稳态触发器 双稳态触发器的特点： 1）.有两个互补的输出端 Q 和Q 。 2）．有两个稳定状态。“1”状态和“0” 状态。通常将 Q = 1和Q = 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。 3）．当输入信号不发生变化时，触发器状态稳定不变。 4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。 按其逻辑功能，触发器可分为：RS 触发器，JK 触发器、D 触发器、T 触发器和T ’触发器。 各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1： 名称 逻辑符号 次态方程 RS 触发器 Q R S Q n +=+1 =?S R 0 （约束方程） JK 触发器 1n n n Q JQ KQ +=+ D 触发器 D Q n =+1 T 触发器 1n n Q T Q +=⊕ T ’ 触发器 1n n Q Q += 把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。 2．同步时序逻辑电路的分析
精选 同步时序逻辑电路的分析步骤如下： 1．由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。 （2）各触发器的驱动方程。 （3）时序电路的输出方程。 2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。 4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。 3．典型的时序逻辑电路 在数字系统中，最典型的时序逻辑电路是寄存器和计数器。 1）寄存器 寄存器是用来存储数据或运算结果的一种常用逻辑部件。寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。按功能分，寄存器分为数码寄存器和移位寄存器。移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。 2）计数器 计数器是一种对输入脉冲数目进行计数的时序逻辑电路，被计数的脉冲信号称为计数脉冲。计数器除计数外，还可以实现定时、分频等，在计算机及数字系统中应用极广。 计数器种类很多，通常有如下不同的分类方法。 （1）按逻辑功能可分为加法计数器、减法计数器和可逆计数器。 （2）按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。 （3）按工作方式可分为同步计数器和异步计数器。 集成电路74161型四位同步二进制计数器 图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中D R 是异步 (a ) 外引线排列图 (b ) 逻辑符号 图13.1.1 74161型四位同步二进制计数器 清零端，LD 是预置数控制端，0123A A A A 是预置数据输入端，EP 和ET 是计数控制端，Q 3Q 2Q 1Q 0是计数输出端，RCO 是进位输出端。74161型四位同步二进制计数器具有以下功能： ① 异步清零。D R =0时，计数器输出被直接清零，与其他输入端的状态无关。 ② 同步并行预置数。在D R =1条件下，当LD =0且有时钟脉冲CP 的上升沿作用时，3A 、2A 、1A 、0A 输入端的数据3d 、2d 、1d 、0d 将分别被3Q 、2Q 、1Q 、0Q 所接收。 ③ 保持。在D R LD ==1条件下，当=?EP ET 0，不管有无CP 脉冲作用，计数器都将保持原有状态
最新触发器练习题
触发器练习题 一、填空题 1、触发器具有 个稳定状态，在输入信号消失后，它能保持 。 2、在基本RS 触发器中，输入端D R 或D R 能使触发器处于 状态，输入端 D S 或D S 能使触发器处于 状态。 3、同步RS 触发器状态的改变是与 信号同步的。 4、在CP 脉冲和输入信号作用下，JK 触发器能够具有 、 、 、和 的逻辑功能。 5、对于JK 触发器，当CP 脉冲有效期间，若J=K=0时，触发器状态 ；若K J =时，触发器 或 ；若J=K=1时，触发器状态 。 6、与主从触发器相比， 触发器的抗干扰能力较强。 7、对于JK 触发器，若J=K ，则可完成 触发器的逻辑功能。 8、对于JK 触发器，若K J =，则可完成 触发器的逻辑功能。 二、判断题 1、触发器有两个稳定状态，一个是现态，一个是次态。（ ） 2、触发器有两个稳定状态，在外界输入信号的作用下，可以从一个稳定状态转变为另一个稳定状态。（ ） 4、同步D 触发器的Q 端和D 端的状态在任何时刻都是相同的。（ ） 5、同一逻辑功能的触发器，其电路结构一定相同。（ ） 6、仅具有反正功能的触发器是T 触发器。（ ） 三、选择题 1、对于触发器和组合逻辑电路，以下（ ）的说法是正确的。 A 、两者都有记忆能力 B 、两者都无记忆能力 C 、只有组合逻辑电路有记忆能力 D 、只有触发器有记忆能力 2、对于JK 触发器，输入J=0、K=1，CP 脉冲作用后，触发器的1+n Q 应为（ ）。 A 、0 B 、1 C 、可能是0，也可能是1 D 、与n Q 有关 3、JK 触发器在CP 脉冲作用下，若使n n Q Q =+1，则输入信号应为（ ）。
电子技术习题解答触发器和时序逻辑电路及其实际应用习题解答
第8章 触发器和时序逻辑电路及其应用习题解答 8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Ｑ的波形图。 图8-33 习题8.1图 解：根据基本RS 触发器的真值表可得：初始状态为0和1两种情况下，Ｑ的输出波形分别如下图所示： 习题8.1输出端Ｑ的波形图 8.2 已知同步RS 触发器的初态为0，当S 、R 和CP 的波形如图8-34所示时，试画出输出端Ｑ的波形图。 图8-34 题8.2图 解：根据同步RS 触发器的真值表可得：初始状态为0时，Ｑ的输出波形分别如下图所示：
习题8.2输出端Ｑ的波形图 8.3 已知主从JK触发器的输入端CP、J和K的波形如图8-35所示，试画出触发器初始状态分别为0时，输出端Ｑ的波形图。 图8-35 习题8.3图 解：根据主从JK触发器的真值表可得：初始状态为0情况下，Ｑ的输出波形分别如下图所示： 习题8.3输出端Ｑ的波形图 8.4 已知各触发器和它的输入脉冲CP的波形如图8-36所示，当各触发器初始状态均为1时，试画出各触发器输出Ｑ端和Q端的波形。
图8-36 习题8.4图 解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。即：（a ）J ＝K ＝1；Ｑn ＋ 1＝n Ｑ，上升沿触发（ｂ）J ＝K ＝1；Ｑn ＋ 1＝n Ｑ， 下降沿触发 （ｃ）K ＝0，J ＝1；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝1，上升沿触发 （ｄ）K ＝1，J ＝n Ｑ；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０·Ｑn ＝n Ｑ，上升沿触发 （ｅ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，上升沿触发 （ｆ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，下降沿触发， 再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Ｑ的波形分别如图（a ）、（b ）、（c ）、（d ）、（e ）和（f ）所示，其中具有计数功能的是：（a ）、（b ）、（d ）、（e ）和（f ）。各个电路输出端Ｑ的波形与相应的输出端Ｑ的波形相反。 习题8.4各个电路输出端Ｑ的波形图
第13章_组合逻辑电路和时序逻辑电路习题答案
习题13 13-1分析如习题13-47图所示电路的逻辑功能。 图13-47 习题13-1图 解：Array + = Y+ AB ABC AC 该电路功能为三人表决电路， A具有否决权。 13-2分析如习题13-48图所示电路的逻辑功能。 图13-48 习题13-2图
解： B A C B C A Y ++= 从真值表中可以看出此电路实现的功能是：检测三个输入是否全相同。 13-3 已知一个组合逻辑电路的输入A ，B 和输出Y 的波形如图13-49所示，写出Y 的逻辑表达式，用与非门实现该组合逻辑电路。 图13-49 习题13-3图 解： B A B A B A B A Y ?=+= A B Y
13-4由两个或非门组成的基本RS 触发器及S ，R 端的波形如图13-50所示，请画出Q 端和Q 端的波形。 图13-50 习题13-4图 解： S R 状态不定 状态不定 Q Q 13-5 JK 触发器的逻辑图及输入波形如图13-51，请画出输出端Q 的波形。
图13-51 习题13-5图 解： Q J CP K 13-6 判断下列说法是否正确： (1) 仅有触发器构成的逻辑电路一定是时序逻辑电路。 (2) 仅有门电路构成的逻辑电路一定是组合逻辑电路。 (3) 计数器是执行连续加1操作的逻辑电路。 (4) n 个触发器可以组成存放2n 位二进制代码的寄存器。 (5) 左移移位寄存器是将所存储的数码逐位向触发器的高位移。 (6) 左移移位寄存器的串行输入端应按照先高位后低位的顺序输入代码。 答：（1）对；（2）错；（3）错；（4）错；（5）错；（6）错。 13-7 由四位双向移位寄存器74LS194构成的电路如图13-52所示，设初态为0000，请列出状态转换表。
实验三 时序逻辑电路
实验三时序逻辑电路 学习目标： 1、掌握时序逻辑电路的一般设计过程 2、掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求 3、掌握时序逻辑电路的基本调试方法 4、熟练使用示波器和逻辑分析仪观察波形图 实验内容： 1、广告流水灯（第9 周课内验收）用触发器、组合函数器件和门电路设计一个广告流水灯，该流水灯由8 个LED 组成，工作时始终为1 暗7 亮，且这一个暗灯循环右移。 (1) 写出设计过程，画出设计的逻辑电路图，按图搭接电路 (2) 将单脉冲加到系统时钟端，静态验证实验电路 (3) 将TTL 连续脉冲信号加到系统时钟端，用示波器观察并记录时钟脉冲CP、触发器的输出端Q2、Q1、Q0 和8 个LED 上的波形。 2、序列发生器（第10 周课内实物验收计数器方案）分别用MSI 计数器和移位寄存器设计一个具有自启动功能的01011 序列信号发生器 (1) 写出设计过程，画出电路逻辑图 (2) 搭接电路，并用单脉冲静态验证实验结果 (3) 加入TTL 连续脉冲，用示波器观察观察并记录时钟脉冲CLK、序列输出端的波形。 3、4 位并行输入-串行输出曼切斯特编码电路（第10周课内验收，基础要求占70%，扩展要求占30%） 在电信与数据存储中, 曼彻斯特编码（Manchester coding），又称自同步码、相位编码（phase encoding，PE），它能够用信号的变化来保持发送设备和接收设备之间的同步，在以太网中，被物理层使用来编码一个同步位流的时钟和数据。曼彻斯特编码用电压的变化来分辨0 和1，从高电平到低电平的跳变代表0，而从低电平到高电平的跳变代表1。信号的保持不会超过一个比特位的时间间隔。即使是0 或1 的序列，信号也将在每个时间间隔的中间发生跳变。这种跳变将允许接收设备的时钟与发送设备的时钟保持一致，图3.1 为曼切斯特编码的例子。 设计一个电路，它能自动加载4 位并行数据，并将这4位数据逐个串行输出（高位在前），每个串行输出位都被编码成曼切斯特码，当4 位数据全部传输完成后，重新加载新数据，继续传输，如图3.2 所示。
触发器和时序逻辑电路测试题
触发器和时序逻辑电路测试题 （十二章，十三章） 一、填空题 1、存放N为二进制数码需要_______个触发器。 2、一个四位二进制减法计数器状态为_______时，在输入一个计数脉冲，计数状 态为1111，然后向高位发_____信号。 3、时序逻辑电路在结构方面的特点是;由具有____逻辑门电路和具有______的 触发器两部分组成。 4、十进制计数器最少要用______个触发器。 5、用N个触发器可以构成存放_______位二进制代码寄存器。 6、在数字电路系统中，按逻辑功能和电路特点，各种数字集成电路可分位 ________逻辑电路和_________逻辑电路两大类。 7、8421BCD码位1001，它代表的十进制是_________。 8、8421BCD码的二一进制计数器当前计数状态是1000，再输入三个计数脉冲， 计数状态位________。 9、数码寄存器主要由______和______组成，起功能是用来暂存_______数码。 10、同步计数器各个触发器的状态转换，与________同步，具有______特点。 11、寄存器在断电后，锁存的数码_______。 12、4个触发器构成8421BCD码计数器，共有______个无效状态，即跳过二 进制数码_________到______6个状态。 二、判断题、 1、移位寄存器每输入一个脉冲时，电路中只有一个触发器翻转。（） 2、移位寄存器即可并行输出也可串行输出。（） 3、右移寄存器存放的数码将从低位到高位，依次串行输入。（） 4、八位二进制能表示十进数的最大值是256. （） 5、表示一位十进制数至少需要二位二进制。（） 6、触发器实质上就是一种功能最简单的时序逻辑电路，是时序逻辑存储记忆的基础。（） 7、数码寄存器存放的数码可以并行输入也可以串行输入。（） 8、显示器属于时序逻辑电路类型。（） 9、计数器、寄存器和加法器都属于时序逻辑电路。（） 10、时序逻辑电路具有记忆功能。（） 11、用4个触发器可构成4位二进制计数器。（）
第十三章习题参考答案
习题十三 13-1 输入信号u i 如题图13-1所示。试画出在该输入信号u i 作用下，由“与非”门组成的基本RS 触发器Q 端的波形： u 题图13-1 习题13-1输入波形图 （1）u i 加于S 端，且R =1，初始状态Q =0； （2）u i 加于R 端，且S =1，初始状态Q =1。 解：先将由“与非”门组成的基本RS 触发器的电路画出来。 （1）根据该电路的逻辑功能，分析当u i 加于S 端，且R =1，初始状态Q =0时，Q 端的波形图。 （2）根据该电路的逻辑功能，分析当u i 加于R 端，且S =1，初始状态Q =1时，Q 端的波形图。 u i 13-2 题图13-2所示为两个“与或非”门构成的基本触发器，试写出其状态方程、真值表及状态转移图。 解：该电路是由“与或非” 组成的基本RS 同步触发器。下面我们写出该电路的状态方程、真值表及状态转移图。(注意：该题不能直接从逻辑电路来写输出表达式，原因是R=1，S=1是禁止状态，应不包含在表达式中) 先根据电路写出状态转移真值表。由逻辑电路可知， 当CP 到来时，触发器的输出为（如右图所示）： 根据状态转移真值表作卡诺图，以R 、S 、Q n 为输入量，Q n +1为输出量，则可得到状态方程为： Q (1) u i Q (2) Q Q 题图13-2 习题13-2电路状态转移真值表 输入信号R S 现态 Q n 次态 Q n +1 0 0 0 0 0 1 Q n 0 1 0 1 0 1 1 1 1 0 1 0 0 1 0 0 1 1 1 1 0 1 不确定 R =0 S =x
?? ?=+=+0 1RS Q R S Q n n 13-3 主从JK 触发器的输入端波形如题图13-3所示，试画出输出端的波形。 解：JK 触发器是在CP 的下降沿将主触发器的状态送入从触发器，所以JK 触发器是下降沿触发的触发器；此外，JK 触发器的功 能是：J =K =0时，触发器状态不变；J =K =1时，触发器翻转；J =0，K =1时，触发器置0；J =1，K =0时，触发器置1。根据JK 触发器以上两方面的特点，并注意清零端D R 和置1端D S 对触发器波形的影响，就可以画出输出 端的波形图如图所示。 CP D R D S J K 13-4 电路如题图13-4所示。是否是由 JK 触发器组成的二分频电路？请通过画出输出脉冲Y 与输入脉冲CP 的波形图说明什么是二分频。 习题13-3波形图 Q 题图13-3 解：将n Q J =，K =1代入JK 触发器的状态方程n n n Q K Q J Q +=+1得，n n Q Q =+1，由此可知，在CP 脉冲下降沿到来时，触发器翻转一次，输出波形Y 如图所示。由图可知，Y 的频率是CP 二分之一，故，输出波形Y 是输入脉冲CP 的二分频。该图是假设初始状态为Y =0作出的，Y =1也可以得出同样的结论。 CP Y 习题13-4波形图 13-5 维持阻塞D 触发器接成图题13-5(a)、(b)、(c)、(d)所示形式，设触发器的初始状态为0，试根据图(e)所示的CP 波形画出的波形。 d c b a Q Q Q Q ,,解：维持阻塞D 触发器是上升沿触发。 (a) (b) (c) (d) CP (e) 题图13-5 习题13-5电路与CP 波形 Q Q Q Q 图(a)D 悬空，相当于D =1 图(b)D =0 图(c)D =Q c 图(d)d Q D = 波形图如右图所示。
触发器练习题
一、判断题 1、用逻辑门构成的各种触发器均属于电平异步时序逻辑电路（） 2、RS、JK、D和T四种触发器中，唯有RS触发器存在输入信号的约束条件（） 3、与非门的输入端加有低电平时，其输出端恒为高电平。（） 4、数字电路可以分为组合逻辑电路和时序逻辑电路两大类。（） 5、时序逻辑电路中存在反馈，其输出不仅取决于当时的输入，还与电路的上一个状态有关。（） 6、组合逻辑电路的输出只与当时的输入有关，与电路的上一个状态无关，没有记忆功能。（） 7、触发器是时序逻辑电路的基本单元。（） 8、时序逻辑电路由组合逻辑电路和存储电路构成。（） 9、触发器的反转条件是由触发输入与时钟脉冲共同决定的。（） 10、组合逻辑电路任何时刻的输出不仅与该时刻的输入状态有关，还与先前的输出状态有关。（） 11、译码器、比较器属于组合逻辑电路。 12、数字电路可分为组合逻辑电路和时序逻辑电路。 13、全加器是实现两个1位二进制数相加并考虑低位进位的逻辑电路。 14、实现同一逻辑功能的逻辑电路可以不同 15、译码是编码的逆过程。 16、寻找组合逻辑电路输入输出关系表达式的过程和方法,是组合逻辑电路的设计过程. 17、公式化简法有时不容易判断结果是否最简. 18、实现同一逻辑功能的电路是唯一的. 19、加法器可以有并行进位加法器. 20、七段显示译码器有共阳极和共阴极显示器两种接法. 21、一个班级有80个学生，现采用二进制编码器对每位学生进行编码，则编码器输出至少5位二进制数才能满足要求 22、高电平有效的显示译码器可驱动共阴极接法的数码管 23、低电平有效的显示译码器可驱动共阳极接法的数码管 24、高电平有效的显示译码器可驱动共阳极接法的数码管 25、低电平有效的显示译码器可驱动共阴极接法的数码管 26、同一CP控制各触发器的计数器称为异步计数器（） 27、各触发器的信号来源不同的计数器称为同步计数器（） 28、1个触发器可以存放2个二进制数（） 29、D触发器只有时钟脉冲上升沿有效的品种。 30、同步RS触发器用在开关去抖中得到应用。 31、不同触发器间的逻辑功能是可以相互转换的。 32、对边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次。（） 33、JK触发器只要J，K端同时为1，则一定引起状态翻转。( ) 34、将D触发器的端与D端连接就可构成T'触发器。( ) Q35、JK触发器在CP作用下，若J=K=1，其状态保持不变。( ) 36、JK触发器在CP作用下，若J=K=1，其状态变反。 ( ) 37、使，就可实现JK触发器到D触发器的功能转换。( ) D?JK?38、JK触发器在CP作用下，若J=K=0，其状态保持不变。 ( ) ( ) 。（即复位）0，则触发器置J=K=0作用下，若CP触发器在39JK． 40、D触发器的特性方程为Qn+1=D，与Qn无关，所以它没有记忆功能。( )