多功能数字钟设计(Verilog语言编写)

多功能数字钟设计

院系：电光学院

班级：***

学号： ***

姓名： ***

指导老师：***

时间：2010.4.20.

摘要：利用QuartusII软件设计一个数字钟，利用模块化的程序设计思想，核心

模块均采用Verilog语言编写（译码显示模块采用原理图设计），软件仿真调试编译成功后，再下载到SmartSOPC实验系统中。经过硬件测试，查找软件设计缺陷，并进一步完善软件，最终设计得到较为满意的多功能数字钟。

关键词：QuartusII; 多功能数字钟; 模块化; Verilog; 可编程;

Abstract:Using the QuartusII software design a digital bell with the blocking method.The design takes theory drawing instead of Verilog language.After emluating and debuging successfully,translate and edit the code.Then,download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software.

Keywords:QuartusII; digital bell; blocking method; VHDL; programmable; hardware

目录

设计内容简介 (3)

设计要求说明 (3)

方案论证（整体电路设计原理） (3)

各子模块设计理 (5)

分频模块： (5)

计数模块： (7)

--校准模块程序实现： (8)

--秒计数模块程序实现： (9)

--分计数模块程序实现： (10)

--时计数模块程序实现： (10)

整点报时模块： (12)

闹钟设定模块： (13)

--闹钟调节模块程序实现： (14)

--输出信号选择模块程序实现： (14)

彩铃模块： (15)

译码显示模块： (18)

万年历模块： (19)

--日计数模块程序设计： (20)

--月计数模块程序设计： (23)

--年计数模块程序设计： (23)

--万年历波形仿真结果： (25)

结论： (26)

实验感想： (26)

附图： (27)

设计内容简介

设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、快速较秒等功能。在设计的电路具有上述基本功能的前提下，我又进行了功能扩展：整点报时、闹钟设置、彩铃和万年历功能。（由于时间限制，万年历功能未经硬件测试，仅通过软件层面简单调试仿真）

设计要求说明

设计基本要求：

1、能进行正常的时、分、秒计时功能；

2、分别由六个数码管显示时分秒的计时；

3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；

4、K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；

5、K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；

6、K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；

设计提高部分要求

1、使时钟具有整点报时功能（当时钟计到59’53”时开始

报时，在59’53”, 59’55”,59’57”时报时频率为512Hz，59’59”时报时频率为1KHz）；

2、闹表设定功能；

方案论证（整体电路的工作原理）

本实验在实现实验基本功能的基础上，加入了整点报时、闹钟设置、彩铃和万年历显示调节功能。整个电路由计数模块、分频模块、校时、校分较秒模块，清零模块、保持模块，整点报时模块，闹钟设定模块、彩铃模块，以及万年历模块构成。（如下图所示）基本功能：数字计时器基本功能是计时，因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为48MHZ，通过分频获得所需脉冲频率（1Hz,,2Hz，4Hz,1KHz,500Hz,6MHz）。经过Verilog编程可以轻松获得较为精确的分频信号。在计数模块中，秒位和分位分别通过编程用模60计数器实现，时位通过编程用模24计数器实现。校时、校分及校秒模块则通过语言选择实现。清零及保持功能在计数模块中用判断语句可轻松实现。计数模块总共输出6路信号：秒位的个、十位，分位的个、十位及时位的个、十位。

整点报时：利用计数模块的输出作为报时模块的输入，当检测到59’53”, 59’55”,59

实验模块原理图

57”时令报时模块的输出为500Hz，59’59”时令报时模块的输出为1Kz.，驱动蜂鸣器产生不同的响声。

闹钟设定模块：这里设计一个闹钟模块，输入为计数模块的输出及一系列调节信号，输出接到译码模块上。在闹钟模块内部，核心模块是一个选择模块，选择输出的信号是闹钟显示还是正常的计数显示。为了使闹钟模块与计数模块是相互独立的，因此单独设计模24（闹钟小时）和模60（闹钟分钟）作为选择模块的输入。设计程序语言的思想是，当检测到与设定闹钟相同的时、分位时就输出一个信号1，并保存当前计数位（加1）当检测到当前信号与保存位相同时输出信号恢复为0。（这个信号将作为闹铃结束的判断信号）

彩铃模块：本程序选用了一段悠扬的梁祝音乐，该模块的输入分别为6MHz和4Hz，通过编程实现输出为符合音律的不同频率。程序实现的思想并不复杂，只要有乐谱可以实现各种不同的音乐输出。蜂鸣器何时鸣叫取决于闹钟模块的输出。

译码显示模块：本模块没有采用V erilog语言实现，通过搭建原理图实现。显示功能是通过数选器、译码器、码转换器和7段显示管实现的。因为实验中只用一个译码显示单元，6个7段码（用于显示时分秒），所以通过1个24选4MUX和一个3-8译码器配合，显示译码器采用7447，根据计数器的信号进行数码管的动态显示。

万年历模块：通过编程可以轻松实现，原理与上述计数模块，调节模块很是类似。由于未经

硬件测试（时间限制），将在下面的子模块介绍中给出软件层面的实现和编译调试结果。各子模块设计原理

本数字钟设计主要用Verilog语言实现，严格采用了模块化的程序设计思想，自顶向下逐步求精，模块之间高度独立。（仅译码显示模块采用原理图搭建）下面将分别介绍各主要子模块及其子模块以及算法语言的实现和部分波形仿真编译调试结果。

分频模块：

（clkout输出为1Hz，clkout1K输出为1Kz，clkout500输出为500Hz,clkout2输出为2Hz,clkout6M输出为6MHz，clkout4输出为4Hz.)

module clkdiv(clk,clkout,clkout1k,clkout500,clkout2,clkout6M,clkout4);

input clk;

output clkout,clkout1k,clkout500,clkout2,clkout6M,clkout4;

reg clkout,clkout1k,clkout500,clkout2,clkout6M,clkout4;

reg [31:0]cnt,cnm,cnn,cmm,caa,cbb;

always@(posedge clk) //产生1Hz信号

begin

if(cnt== 32'd2*******)

begin

clkout<=1'd1;

cnt<=cnt+32'd1;

end

else if(cnt==32'd4*******)

begin

clkout<=1'b0;

cnt<=32'd0;

end

cnt<=cnt+32'd1;

end

always@(posedge clk) //产生1KHz信号begin

if(cnm== 32'd24000)

begin

clkout1k<=1'd1;

cnm<=cnm+32'd1;

end

else if(cnm==32'd48000)

begin

clkout1k<=1'b0;

cnm<=32'd0;

end

else

cnm<=cnm+32'd1;

end

always@(posedge clk) //产生500Hz信号begin

if(cnn== 32'd48000)

begin

clkout500<=1'd1;

cnn<=cnn+32'd1;

end

else if(cnn==32'd96000)

begin

clkout500<=1'b0;

cnn<=32'd0;

end

else

cnn<=cnn+32'd1;

end

always@(posedge clk) //产生2Hz信号begin

if(cmm== 32'd1*******)

begin

clkout2<=1'd1;

cmm<=cmm+32'd1;

end

else if(cmm==32'd2*******)

begin

clkout2<=1'b0;

cmm<=32'd0;

else

cmm<=cmm+32'd1;

end

always@(posedge clk) //产生6MHz信号

begin

if(caa== 32'd4)

begin

clkout6M<=1'd1;

caa<=caa+32'd1;

end

else if(caa==32'd8)

begin

clkout6M<=1'b0;

caa<=32'd0;

end

else

caa<=caa+32'd1;

end

always@(posedge clk) //产生4Hz信号

begin

if(cbb== 32'd6000000)

begin

clkout4<=1'd1;

cbb<=cbb+32'd1;

end

else if(cbb==32'd1*******)

begin

clkout4<=1'b0;

cbb<=32'd0;

end

else

cbb<=cbb+32'd1;

end

Endmodule

除了6MHz可以通过波形图直接观察，其他分频在程序设计原理上都可以确定是正确的，通过硬件可以作一定的观察（或者对仿真时间设定作相应调整）。

计数模块：

计数模块中包含三个校准模块和三个计数模块（分别对应着秒分时）。

（secondclka为秒脉冲输入信号1Hz，secondclkb为输入校准信号用频率2Hz，K5jiaomiao、K3jiaofen、K4jiaoshi分别为校秒、校分、校时输入信号，clkdff为D触发器输入信号（去开关抖动用），reset1K2为清零信号，start0K1为保持信号。输出分别对应秒分时的个位和十位）

--校准模块程序实现：

module xiaozhun( clka,clkb,cp,clko);

input clka,clkb,cp; //正常进位信号频率、校准频率、校准使能信号

output clko;

reg clko;

always

begin

if(!cp) clko=clka;

else clko=clkb;

end

Endmodule

--秒计数模块程序实现：

module second(clk,reset,start,SL,SH,co); input clk; //输入计数时钟

input reset,start;//清零信号、保持信号output co=1'b0; //进位信号

reg co;

output[3:0]SL,SH;

reg[3:0]SL,SH;

reg[7:0]cnt;

always@(posedge clk or negedge reset) begin

if( !reset)

begin

SL=4'd0;

SH=4'd0;

cnt<=8'd0;

end

else

begin

if(!start)

begin

if(cnt==8'd59)

begin

cnt<=8'd0;

SL<=4'd0;

SH<=4'd0;

co<=1'b1;

end

else

begin

co=1'b0;

cnt=cnt+8'd1;

SL<=cnt%10;

SH<=cnt/10;

end

end

end

end

endmodule

--分计数模块程序实现：

module minute(clk,reset,start,ML,MH,co);

input clk; //输入计数时钟

input reset,start; //清零信号、保持信号

output co=1'b0; //进位信号

reg co;

output[3:0]ML,MH;

reg[3:0]ML,MH;

reg[7:0]cnt;

always@(posedge clk or negedge reset)

begin

if( !reset)

begin

ML=4'd0;

MH=4'd0;

cnt<=8'd0;

end

else

begin

if(!start)

begin

if(cnt==8'd59)

begin

cnt<=8'd0;

ML<=4'd0;

MH<=4'd0;

co<=1'b1;

end

else

begin

co=1'b0;

cnt =cnt+8'd1;

ML <=cnt%10;

MH <=cnt/10;

end

end

end

end

endmodule

--时计数模块程序实现：

module hour(clk,reset,start,HL,HH);

input clk; //输入计数时钟

input reset,start; //清零信号、保持信号output[3:0]HL,HH;

reg[3:0]HL,HH;

reg[7:0]cnt;

always@(posedge clk or negedge reset)

begin

if( !reset)

begin

HL=4'd0;

HH=4'd0;

cnt<=8'd0;

end

else

begin

if(!start)

begin

if(cnt==8'd23)

begin

cnt<=8'd0;

HL<=4'd0;

HH<=4'd0;

end

else

begin

cnt=cnt+8'd1;

HL<=cnt%10;

HH<=cnt/10;

end

end

end

end

Endmodule

（计数秒脉冲设为48MHz时可以得到如下波形仿真，验证计数器功能基本正确）

计数模块内部子模块的连接示意图如下所示，3个D触发器的作用分别为去除开关抖动。

整点报时模块：

（输入分别为秒位和分位以及报时所需的两种频率，输出为驱动蜂鸣器的频率）

module baoshi(sl,sh,ml,mh,clk1k,clk500,clkbeep );

input[3:0] sl,sh,ml,mh;

input clk1k,clk500;

output clkbeep;

reg clkbeep;

always

begin

if(mh==8'd5&&ml==8'd9&&sh==8'd5&&sl==8'd3)

clkbeep=clk500;

else if(mh==8'd5&&ml==8'd9&&sh==8'd5&&sl==8'd5)

clkbeep=clk500;

else if(mh==8'd5&&ml==8'd9&&sh==8'd5&&sl==8'd7)

clkbeep=clk500;

else if(mh==8'd5&&ml==8'd9&&sh==8'd5&&sl==8'd9)

clkbeep=clk1k;

else

clkbeep=0;

end

endmodule

闹钟设定模块：

闹钟设定模块中包含2个校准模块，1个模60计数模块，1个模24计数模块和1个输出信号选择模块。（其中计数模块与前面的类似，只是不含进位输出信号）

闹钟调节模块程序实现：

module tiaonao( clka,cp,clko);

input clka,cp; //闹钟调节用频率、调节输入使能信号

output clko;

reg clko;

always

begin

if(cp) clko=clka;

else clko=0;

end

Endmodule

模24计数模块和模60计数模块的程序源码不再给出（与前面的计数模块程序基本类似，只是不输出进位信号，无清零保持信号）

输出信号选择模块程序实现：

（sl,sh,ml,mh,hl,hh为正常计数输入信号，iml,imh,ihl,ihh为闹钟输入信号，slo,sho,mlo,mho,hlo,hho为输出信号接译码显示模块，k为显示闹钟或正常计数选择信号，km为响铃判断信号）

module

naozhxuan(sl,sh,ml,mh,hl,hh,iml,imh,ihl,ihh,slo,sho,mlo,mho,hlo,hho,k,km);

input[3:0]sl,sh,ml,mh,hl,hh,iml,imh,ihl,ihh;

input k;

output[3:0]slo,sho,mlo,mho,hlo,hho;

reg[3:0]slo,sho,mlo,mho,hlo,hho,xx;

output km;

reg km;

initial

begin

km=0;

End

always

begin

if(!k)

begin

begin

slo=sl;

sho=sh;

mlo=ml;

mho=mh;

hlo=hl;

hho=hh;

end

if((mlo==iml)&&(mho==imh)&&(hlo==ihl)&&(hho==ihh)) begin

xx=mlo;

km=1;

end

else if(mlo==xx )

km=0;

end

else

begin

slo=4'd8;

sho=4'd8;

mlo=iml;

mho=imh;

hlo=ihl;

hho=ihh;

end

end

Endmodule

彩铃模块：

梁祝源码：（来自网络）

module song(clk_6MHz,clk_4Hz,speaker,high,med,low); input clk_6MHz, clk_4Hz;

output speaker;

output[3:0] high,med,low;

reg[3:0] high,med,low;

reg[13:0] divider,origin;

reg[7:0] counter;

reg speaker;

wire carry;

assign carry=(divider==16383);

always @(posedge clk_6MHz)

begin

if(carry) divider=origin;

else divider=divider+1;

end

always @(posedge carry)

begin

speaker=~speaker;

end

always @(posedge clk_4Hz)

begin

case({high,med,low})

'b1: origin=7281;

'b1: origin=8730;

'b0: origin=9565;

'b1: origin=10310;

'b0: origin=10647;

'b0: origin=11272;

'b0: origin=11831;

'b0: origin=12556;

'b0: origin=12974;

'b0: origin=13516;

'b0: origin=16383;

endcase

end

always @(posedge clk_4Hz)

begin

if(counter==63) counter=0; else counter=counter+1; case(counter)

0: {high,med,low}='b1;

1: {high,med,low}='b1;

2: {high,med,low}='b1;

3: {high,med,low}='b1;

4: {high,med,low}='b1;

5: {high,med,low}='b1;

6: {high,med,low}='b1;

7: {high,med,low}='b0;

8: {high,med,low}='b0;

9: {high,med,low}='b0;

10: {high,med,low}='b0;

11: {high,med,low}='b0;

12: {high,med,low}='b0;

13: {high,med,low}='b0;

14: {high,med,low}='b1;

15: {high,med,low}='b1;

16: {high,med,low}='b0;

17: {high,med,low}='b0;

18: {high,med,low}='b0;

19: {high,med,low}='b0;

20: {high,med,low}='b0;

21: {high,med,low}='b0;

22: {high,med,low}='b0;

23: {high,med,low}='b0;

24: {high,med,low}='b0;

25: {high,med,low}='b0;

26: {high,med,low}='b0;

27: {high,med,low}='b0;

28: {high,med,low}='b0;

29: {high,med,low}='b0;

30: {high,med,low}='b0;

31: {high,med,low}='b0;

32: {high,med,low}='b0;

33: {high,med,low}='b0;

34: {high,med,low}='b0;

35: {high,med,low}='b0;

36: {high,med,low}='b1;

37: {high,med,low}='b1;

38: {high,med,low}='b0;

39: {high,med,low}='b0;

40: {high,med,low}='b1;

41: {high,med,low}='b1;

42: {high,med,low}='b1;

43: {high,med,low}='b0;

44: {high,med,low}='b0;

45: {high,med,low}='b0;

46: {high,med,low}='b0;

47: {high,med,low}='b0;

48: {high,med,low}='b1;

49: {high,med,low}='b1;

50: {high,med,low}='b0;

51: {high,med,low}='b0;

52: {high,med,low}='b0;

53: {high,med,low}='b1;

54: {high,med,low}='b0;

55: {high,med,low}='b0;

56: {high,med,low}='b1;

57: {high,med,low}='b1;

58: {high,med,low}='b1;

59: {high,med,low}='b1;

60: {high,med,low}='b1;

61: {high,med,low}='b1;

62: {high,med,low}='b1;

63: {high,med,low}='b1;

endcase

end

endmodule

译码显示模块：

显示电路主要由数据选择器24选4MUX、译码器74138、显示译码器7447和数码显示管组成。显示电路示意图如下：因为实验要求只用一个显示译码器7447，所以考虑用动态扫描显示法进行数据显示，即每次只显示一位，按照一定的显示时间间隔轮流显示。每个显示位均为四位二进制数，所以需要数选器，要显示的位有时分秒6位（HH,HL,MH,ML,SH,SL）。数选器的选择信号有三位，所以要用一个模8循环计数器作为数选器的地址选择端，供轮流选择带显示的数据，此外，还要用一个3-8译码器来选择数码管(DIG位)来显示对应的数据。（这部分功能实现未采用Verilog语言，原因是用原理图现成的模块搭建十分方便）

24选4

MUX

8421

BCD

SL

SH

ML

MH

HL

HH

显示

译码器

7447

8421

BCD

a

b

c

d

e

f

g

A2 A1 A0

计数器

译码器

74138

DIG0

DIG1

DIG2

DIG3

DIG4

DIG5

DIG0

DIG1

DIG2

DIG3

DIG4

DIG5 CLK2

显示电路方框图

译码模块内部连接原理图：

万年历模块：

万年历实现程序设计思想：万年历显示一般为“”正好用到8个数码管。年、月、日分别对应3个模块。年月的输出除了连接译码显示外，还要输入到日的模块中，以供各种不同情形的进位判断（诸如大月、小月，平年闰年对应不同的日进位输出）。年月日的设定信号，初始化信号与前面的校分、清零信号实现原理基本类似。至于当前数码管的显示同样可以设计一个输出选择模块，选择当前显示（正常时分秒计数或闹钟设定界面或万年历显示界面），涉及开关不够用问题可通过对开关编码实现。

日计数模块程序设计：

module day(clk,reset,S1,S2,co,year,month);

input[15:0]year,month;//年、月作为输入供日进位判断使用

input clk; //每24小时的输出进位作为日的输入时钟

input reset; //重置信号，恢复到“”

output co=1'b0; //进位信号

reg co;

output[3:0]S1,S2;

reg[3:0]S1,S2;

reg[15:0]cnt;

always@(posedge clk or negedge reset)

begin

if(!reset)

begin

S1=4'd0;

S2=4'd1;

cnt<=16'd1;

end

else

begin

if((month==1)&&(cnt==31))

begin

cnt<=16'd1;

S1<=4'd0;

S2<=4'd1;

co<=1'b1;

end

else if(month==3&&cnt==31)

begin

cnt<=16'd1;

数字系统设计与verilog HDL课程设计

数字系统设计与verilog HDL课程设计 设计题目：实用多功能数字钟 专业：电子信息科学与技术 班级：0313410 学号：031341025 姓名：杨存智 指导老师：黄双林

摘要 本课程设计利用QuartusII软件Verilog VHDL语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能。 单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。 关键字：多功能数字钟、Verilog、模块、调试、仿真、功能

目录 1．课程设计的目的及任务............................................................. 错误！未定义书签。 1.1 课程设计的目的 (3) 1.2 课程设计的任务与要求 (4) 2．课程设计思路及其原理 (4) 3．QuartusII软件的应用 (5) 3.1工程建立及存盘 (5) 3.2工程项目的编译 (5) 3.3时序仿真 (6) 4．分模块设计、调试、仿真与结果分析 (7) 4.1 clk50mto1时钟分频模块 (7) 4.2 adder加法器模块 (7) 4.3 hexcounter16 进制计数器模块 (7) 4.4 counter_time 计时模块 (8) 4.5 alarm闹铃模块 (8) 4.6 sound_ddd嘀嘀嘀闹铃声模块 (9) 4.7 sound_ddd_du嘀嘀嘀—嘟声音模块 (9) 4.8 alarm_time闹钟时间设定模块 (10) 4.9 bitsel将输出解码成时分秒选择模块 (10) 4.10 switch去抖模块 (11) 4.11 led译码显示模块 (11) 4.12 clock顶层模块 (12) 5．实验总结 (13) 5．1调试中遇到的问题及解决的方法 (13) 5.2实验中积累的经验 (14) 5.3心得体会 (14) 6．参考文献 (14) 1.1 课程设计的目的 通过课程设计的锻炼，要求学生掌握V erilog HDL语言的一般设计方法，掌握VerilogHDL语言的基本运用，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，基于实践、源于实践，实践出真知，实践检验真理，培养学生的

数字电路时钟设计verilog语言编写--

电子线路设计与测试 实验报告 一、实验名称 多功能数字钟设计 二、实验目的 1.掌握可编程逻辑器件的应用开发技术 ——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法；

4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计。 三、设计内容及要求 1．基本功能 具有“秒”、“分”、“时”计时功能，小时按24小时制计时。 具有校时功能，能对“分”和“小时”进行调整。 2.扩展功能 仿广播电台正点报时。在59分51秒、53秒、55秒、57秒发出低音512Hz 信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点。 定时控制，其时间为23时58分。 3.选做内容 任意时刻闹钟（闹钟时间可设置）。 自动报整点时数。 四．系统框图与说明 数字钟框图

1.数字钟电路系统由主体电路和扩展电路两大部分所组成。 2.秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器按照“24进制”规律计数。 3.计数器的输出经译码器送显示器。 五．设计步骤 1.列写多功能数字钟设计--层次结构图 2.拟定数字钟的组成框图，在Max+Plus II软件中，使用Verilog语言输入，采用分层次分模块的方法设计电路； 3.设计各单元电路并进行仿真； 4.对数字钟的整体逻辑电路图，选择器件，分配引脚，进行逻辑综合； 5.下载到Cyclone II FPGA实验平台上，实际测试数字钟的逻辑功能。

六．Verilog代码 //24进制时钟, 具有计时、校时、仿广播电台正点报时、固定时刻定时，任意时刻闹钟等功能 module clock_main(LED_Hour,LED_Minute,LED_Second,Alarm,CP_1KHz,Jsh_Min_key,Jsh_Hour_ke y,Set_Hour_key,Set_Min_key,Show,Ctrl_Bell); input CP_1KHz;//定义输入时钟 input Jsh_Min_key,Jsh_Hour_key;//定义校时按键 input Set_Hour_key,Set_Min_key;//定义闹钟定时按键 input Show; //定义显示模式按键 input Ctrl_Bell;//定义闹钟铃声控制 output [7:0]LED_Hour,LED_Minute,LED_Second;//定义输出变量 wire [7:0]LED_Hour,LED_Minute,LED_Second;//定义输出变量类型 wire [7:0]Hour,Minute,Second; wire [7:0]Set_Hour_Out,Set_Min_Out; wire Out_1Hz,Out_500Hz;//定义分频模块输出变量类型 reg Alarm_Ring,Alarm_Clock_1KHz;//定义仿广播电台报时和固定时刻定时铃声 output Alarm;//蜂鸣器输入 supply1Vdd; wire Alarm_Clock;//任意时刻闹钟闹铃 wire MinL_EN,MinH_EN,Hour_EN;//定义中间变量类型 //分频 fre_dividerFD0(Out_1Hz,Out_500Hz,Vdd,Vdd,CP_1KHz); //正常计时 counter10 U1(.Q(Second[3:0]),.nCR(Vdd),.EN(Vdd),.CP(Out_1Hz)); counter6 U2(.Q(Second[7:4]),.nCR(Vdd),.EN(Second[3:0]==4'h9),.CP(Out_1Hz)); assignMinL_EN=Jsh_Min_key?Vdd:(Second==8'h59); assign MinH_EN=(Jsh_Min_key&&(Minute[3:0]==4'h9))||(Minute[3:0]==4'h9)&&(Second==8'h59 ); counter10 U3(.Q(Minute[3:0]),.nCR(Vdd),.EN(MinL_EN),.CP(Out_1Hz)); counter6 U4(.Q(Minute[7:4]),.nCR(Vdd),.EN(MinH_EN),.CP(Out_1Hz)); assign Hour_EN=Jsh_Hour_key?Vdd:((Minute==8'h59)&&(Second==8'h59)); counter24 U5(Hour[7:4],Hour[3:0],Vdd,Hour_EN,Out_1Hz); //仿广播电台正点报时 baoshi BS1(Alarm_Ring,Minute,Second,Out_500Hz,CP_1KHz);//在59分51秒、53秒、55秒、57秒发出低音512Hz信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点 //固定时刻定时

verilog数字钟代码

module digclk(clk,en,rst,dula,wela,s1,s2,s3,led,flag1,start1,flag2,start2,aled,s6,s4,s5); //s1调时s2调分s3调秒wela位码dula段码en使能clk时钟,flag1是跑表标志（拨上去就是显示跑表），置一为跑表功能,start1为跑表开始停止 //flag2为闹钟标志（拨上去就是设置闹钟时间）start2为闹钟开关aled闹钟提示灯input clk,rst,en,s1,s2,s3,flag1,start1,flag2,start2,s6,s4,s5; output [2:0] wela; output [7:0] dula; output led; output aled; reg led; reg aled; reg [7:0] cnt,dula; reg [2:0] wela; reg[7:0] hourh,hourl,minh,minl,sech,secl; reg[7:0] phourh,phourl,pminh,pminl,psech,psecl; reg[7:0] ahourh,ahourl,aminh,aminl,asech,asecl; reg[3:0] a; //a用于数码管显示的临时变量 (* synthesis, keep *) reg clk1; always @(posedge clk1) begin if(start2) begin if(hourh==ahourh&&hourl==ahourl&&minh==aminh&&minl==aminl&&sech==asech&&secl ==asecl) aled=1'b1; else aled=1'b0; end end always @(posedge clk1) //闹钟功能 begin if(flag2) begin if(!s4) //调节小时 begin /*if(ahourl==9)begin ahourl<=0;ahourh<=ahourh+1;end if(ahourh==2&&ahourl==3)begin ahourh<=0;ahourl<=0; end else ahourl<=ahourl+1;*/ ahourl<=ahourl+1; if(ahourl==3&&ahourh==2)begin ahourl<=0;ahourh<=0;end if(ahourl==9) begin ahourl<=0;ahourh<=ahourh+1;end;

#用Verilog语言编写的多功能数字钟

2009—2010学年第二学期 《数字电子技术课程设计》报告 专业班级：电气-08-1 姓名：曹操 学号：08051127 设计日期：2010年8月23日~27日 一．设计题目 多功能数字钟电路设计 二．设计任务及要求 多功能数字钟应该具有的功能有：显示时—分—秒、整点报时、小时和分钟可调等基本功能。整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的范围为0~23时。 在实验中为了显示的方便，由于分钟和秒钟显示的范围都是从0~59，所以可以用一个3位的二进制码显示十位，用一个四位的二进制码（BCD 码）显示个位，对于小时因为他的范围是从0~23，所以可以用一个2位的二进制码显示十位，用一个4位的二进制码（BCD码）显示个位。

实验中由于七段码管是扫描的方式显示，所以虽然时钟需要的是1Hz 时钟信号，但是扫描需要一个比较高频率的信号，因此为了得到准确的1Hz 信号，必须对输入的系统时钟50Mhz进行分频。 对于整点报时功能，本实验设计的是当进行正点的倒计时5秒时，让LED来闪烁进行整点报时的提示。 调整时间的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时；S2调整分钟，每按下一次，分钟增加一分钟。另外用S8按键作为系统时钟复位，复位后全部显示00—00—00。 管脚分配如下表： 端口名使用模块信号对应FPGA管脚说明 S1 按键开关S1 R16 调整小时 S2 按键开关S2 P14 调整分钟 RST 按键开关S8 M15 复位 LED LED模块D1 L14 整点倒计时 LEDAG0 数码管模块A段N4 时间显示 LEDAG1 数码管模块B段G4 LEDAG2 数码管模块C段H4 LEDAG3 数码管模块D段L5 LEDAG4 数码管模块E段L4 LEDAG5 数码管模块F段K4 LEDAG6 数码管模块G段K5 SEL0 数码管选择位1 M4 8个数码管

Verilog HDL数字时钟课程设计

课程设计报告 课程设计名称：EDA课程设计课程名称：数字时钟 二级学院：信息工程学院 专业：通信工程 班级：12通信1班 学号：1200304126 姓名：@#$% 成绩： 指导老师：方振汉 年月日

目录 第一部分 EDA技术的仿真 (3) 1奇偶校验器 (3) 1.1奇偶校验器的基本要求 (3) 1.2奇偶校验器的原理 (3) 1.3奇偶校验器的源代码及其仿真波形 (3) 28选1数据选择器 (4) 2.18选1数据选择器的基本要求 (4) 2.28选1数据选择器的原理 (4) 2.38选1数据选择器的源代码及其仿真波形 (5) 34位数值比较器 (6) 3.14位数值比较器的基本要求 (6) 3.24位数值比较器的原理 (6) 3.34位数值比较器的源代码及其仿真波形 (7) 第二部分 EDA技术的综合设计与仿真（数字时钟） (8) 1概述 (8) 2数字时钟的基本要求 (9) 3数字时钟的设计思路 (9) 3.1数字时钟的理论原理 (9) 3.2数字时钟的原理框图 (10) 4模块各功能的设计 (10) 4.1分频模块 (10) 4.2计数模块（分秒/小时） (11) 4.3数码管及显示模块 (13) 5系统仿真设计及波形图........................... 错误！未定义书签。5 5.1芯片引脚图.................................... 错误！未定义书签。5 5.2数字时钟仿真及验证结果 (16) 5.3数字时钟完整主程序 (17) 6课程设计小结 (23) 7心得与体会 (23) 参考文献 (24)

verilog课程设计—交通灯

课程论文 论文题目基于DE2的交通灯设计完成时间 课程名称Verilog语言设计 任课老师 专业 年级

1.交通信号控制器设计要求与思路 1.1设计背景 FPGA是一种用户根据各自需要而自行构造逻辑功能的数字集成电路,其种类很多,内部结构也不同,但共同的特点是体积小、使用方便。本文介绍了用VerilogHDL语言设计交通灯控制器的方法,并在QuartusII系统对FPGA芯片进行编译下载,由于生成的是集成化的数字电路,没有传统设计中的接线问题,所以故障率低、可靠性高,而且体积非常小。本文通过EDA设计，利用VerilogHDL语言模拟仿真交通灯控制电路。 1.2设计要求 根据交通灯控制器要实现的功能，考虑用两个并行执行的always语句来分别控制A方向和B方向的3盏灯。这两个always语句使用同一个时钟信号，以进行同步，也就是说，两个进程的敏感信号是同一个。每个always语句控制一个方向的3种灯按如下顺序点亮，并往复循环：绿灯----黄灯----红灯，每种灯亮的时间采用一个减法计数器进行计数，计数器用同步预置数法设计，这样只需改变预置数据，就能改变计数器的模，因此每个方向只要一个计数器进行预置数就可以。为便于显示灯亮的时间，计数器的输出均采用BCD码，显示由4个数码管来完成，A方向和B方向各用两个数码管。设定A方向红灯、黄灯、绿灯亮的时间分别为:35s、5s、35s，B方向的红灯、黄灯、绿灯亮的时间分别为:35s、5s、35s。假如要改变这些时间，只需要改变计数器的预置数即可。 1.3设计思路 两个方向各种灯亮的时间能够进行设置和修改，此外，假设B方向是主干道，车流量大，因此B方向通行的时间应该比A方向长。交通灯控制器的状态转换表见下表。表中，1表示灯亮，0表示灯不亮。A方向和B方向的红黄绿分别用R1、Y1、G1、R2、Y2、G2来表示。

基于VerilogHDL设计的数字时钟

深圳大学考试答题纸 (以论文、报告等形式考核专用) 二○18 ～二○19 学年度第一学期 课程编 1602080001 课程名称 号 学 姓名李思豪专业年级电子科学与技术16级1班号 题目：基于Verilog HDL设计的数字时钟 摘要：本文利用Verilog HDL语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 6.0和cyclnoe II EP2C35F672C6完成综合、仿真。此程序通过下载到FPGA芯片后，可应用于实际的数字钟显示中 关键词：Verilog HDL；硬件描述语言；FPGA

目录 一、实验任务 (3) 实验目的 (3) 实验要求 (3) 二、设计思路 (3) 三、实验结果 (10) 四、总结与收获 (14)

一、实验任务 实验目的 1.深入了解基于quartus ii工具的复杂时序逻辑电路的设计。 2.理解并熟练利用EDA工具进行综合设计。 3.熟练掌握芯片烧录的流程及步骤。 4.掌握Verilog HDL 语言的语法规范及时序电路描述方法。 实验要求 设计一个带秒表功能的24 小时数字钟，它包括以下几个组成部分： ①显示屏，由6 个七段数码管组成，用于显示当前时间(时：分，秒)或设置的秒表时间； ②复位键复位所有显示和计数 ③设置键，用于确定新的时间设置，三个消抖按键分别用于时分秒的设置 ④秒表键，用于切换成秒表功能 基本要求 (1) 计时功能：这是本计时器设计的基本功能，每隔一秒计时一次，并在显示屏上显示当前时间。 (2) 秒表功能：设置时间，进行倒计时功能 (3) 设置新的计时器时间：按下设置键后，用户能通过时分秒三个消抖按键对时间进行设置。 二、设计思路 1、总原理框图：

基于verilog数字秒表的设计实现--生产实习报告

生产实习报告 班级：通信13-2班 姓名：闫振宇 学号：1306030222 成绩： 电子与信息工程学院 信息与通信工程系

基于verilog 数字秒表的设计实现 1. 概述 硬件描述语言HDL ( HardwareDescription Langyage) 是一种用形式化方法来描述数字电路和系统的语言。数字电路系统的设计这里用这种语言可以从上层倒下层逐层描述自设计思想用一系列分层的模块来表示极其复杂的数字系统，然后用EDA 工具逐层验证，把其中需要为具体物理电路的模块组合由自动综合工具转换到门级电路网表。Verilog HDL 是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。使用VERILOG 进行系统设计时采用的是从顶至下的设计，自顶向下的设计是从系统机开始巴西同划分为若干个基本单元，然后再把每个单元划分为下一层的基本单元，这样下去直到可以直接用EDA 元件库中的基本元件来实现为止。 2. 设计目的及要求 a. 有源晶振频率：50MHZ ； b. 测试计时范围：00' 00” 00 ~ 59 '，59显”示9的9 最长时间为59 分59 秒； c. 数字秒表的计时精度是10ms； d. 显示工作方式：六位BCD 七段数码管显示读数，两个按钮开关(一个按钮使秒表复位，另一个按钮控制秒表的启动/暂停)。 3. 设计原理秒表的逻辑结构较简单，它主要由四进制计数器、十六进制计数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ 计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止、启动以及清零复位。 秒表有共有6个输出显示，其中6个显示输出数据，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有 6 个计数器与之相对应； 6 个计数器的输出全都为BCD 码输出，这样便与同显示译码器连接。 利用一块芯片完成除时钟源，按键和显示器之外的所有数字电路功能。所有数字逻辑功能都在CPLD 器件上用Verilog 语言实现。这样设计具有体积小，设计周期短，调试方 便，故障率地和修改升级容易等特点。 本设计采用依次采用以下设计方法： 1）按键输入缓存，键盘消抖设计；

Verilog课程设计

一．实验目的 （1）学习RISC_CPU的基本结构和原理； （2）了解Verilog HDL仿真和综合工具的潜力； （3）展示Verilog设计方法对软/硬件联合设计和验证的意义； （4）学习并掌握一些常用的Verilog语法和验证方法。 二．实验原理 CPU即中央处理单元的英文缩写，它是计算机的核心部件。计算机进行信息处理可分为两个步骤： （1）将数据和程序（即指令序列）输入计算机的存储器中。 （2）从第一条指令的地址起开始执行该程序，得到所需结果，结束运行。CPU的作用是协调并控制计算机的各个部件并执行程序的指令序列，使其有条不紊地进行。因此它必须具有以下基本功能。 ①取指令——当程序忆在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。 ②分析指令——即指令译码，这是对当前取得的指令进行分析，指出它要求什么操作，并产生相应的操作控制命令。 ③执行指令——根据分析指令时产生的“操作命令”形成相应的操作控制信号序列，通过运算器、存储器及输入/输出设备的执行，实现每条指令的功能，其中包括对运算结果的处理以及下条指令地址的形成。 将CPU的功能进一步细化，可概括如下： （1）能对指令进行译码并执行规定的动作； （2）可以进行算术和逻辑运算； （3）能与存储器和外设交换数据； （4）提供整个系统所需要的控制。 尽管各种CPU的性能指标和结构细节各不相同，但它们所能完成的基本功能相同。由功能分析，可知任何一种CPU内部结构至少应包含下面这些部件：（1）算术逻辑运算部件（ALU）； （2）累加器； （3）程序计数器；

（4）指令寄存器和译码器； （5）时序和控制部件。 三.实验内容 通过我们自己动手，设计出一个CPU的软核和固核。这个CPU是一个简化的专门为教学目的而设计的RISC_CPU。在设计中我们不但关心CPU总体设计的合理性，而且还使得构成这个RISC_CPU的每一个模块不仅是可仿真的也都可以综合成门级网表。因而从物理意义上说，这也是一个能真正通过具体电路结构而实现的CPU。为了能在这个虚拟的CPU上运行较为复杂的程序并进行仿真，把寻址空间规定为8K（即13们地址线）字节。 四．实验代码 1.源代码 //----------------------------------clk_gen.v------------------------------ `timescale 1ns/1ns //时间单位1ns,时间单位1ns module clk_gen(clk,reset,fetch,alu_ena); //模块名clk_gen,参数列表（clk,reset,fetch,alu_ena）input clk,reset; //输入clk,reset output fetch,alu_ena; //输出fetch,alu_ena wire clk,reset; //wire型变量clk,reset reg fetch,alu_ena; //reg寄存器型变量fetch,alu_ena reg[7:0]state; //reg寄存器型变量8位的state parameter S1=8'b00000001,S2=8'b00000010,S3=8'b00000100,S4=8'b00001000,S5=8'b00010000,S6=8'b001 00000,S7=8'b01000000,S8=8'b10000000,idle=8'b00000000; //参数型定义8位二进制常量s1,s2,s3,s4,s5,s6,s7,s8,idle always@(posedge clk) //always块时钟触发 if(reset) //如果reset为真 begin //执行begin,and顺序块 fetch<=0; //fetch非阻塞赋值赋为0 alu_ena<=0; //alu_ena非阻塞赋值赋为0 state<=idle; //idle非阻塞赋值给state end else //reset为假执行下面begin语句 begin case(state) //case表达式（state） S1:begin alu_ena<=1; //alu_ena非阻塞赋值赋为1 state<=S2; //state非阻塞赋值赋为S2 end S2:begin alu_ena<=0; //alu_ena非阻塞赋值赋为0 state<=S3; //state非阻塞赋值赋为S3 end

多功能数字钟设计Verilog语言编写

多功能数字钟设计 院系：电光学院 班级：*** 学号： *** 姓名： *** 指导老师：*** 时间：2010.4.20.

摘要：利用QuartusII软件设计一个数字钟，利用模块化的程序设计思想，核心 模块均采用Verilog语言编写（译码显示模块采用原理图设计），软件仿真调试编译成功后，再下载到SmartSOPC实验系统中。经过硬件测试，查找软件设计缺陷，并进一步完善软件，最终设计得到较为满意的多功能数字钟。 关键词：QuartusII; 多功能数字钟; 模块化; Verilog; 可编程; Abstract:Using the QuartusII software design a digital bell with the blocking method.The design takes theory drawing instead of Verilog language.After emluating and debuging successfully,translate and edit the code.Then,download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software. Keywords:QuartusII; digital bell; blocking method; VHDL; programmable; hardware 目录 设计内容简介 (3) 设计要求说明 (3) 方案论证（整体电路设计原理） (3) 各子模块设计理 (5) 分频模块： (5) 计数模块： (7) --校准模块程序实现： (8) --秒计数模块程序实现： (9) --分计数模块程序实现： (10) --时计数模块程序实现： (10) 整点报时模块： (12) 闹钟设定模块： (13) --闹钟调节模块程序实现： (14) --输出信号选择模块程序实现： (14) 彩铃模块： (15) 译码显示模块： (18) 万年历模块： (19) --日计数模块程序设计： (20) --月计数模块程序设计： (23) --年计数模块程序设计： (23) --万年历波形仿真结果： (25) 结论： (26) 实验感想： (26) 附图： (27)

基于Verilog的课程设计

基于Verilog的课程设计 直流电机的PWM控制 指导老师：翁嘉民 班级：1031电气自动化技术成员：李高峰9112 王俊才9186 孟令朋9143

目录 1．绪论 (3) 直流电机介绍 (3) 1.1.1直流电机的特点 (3) 1.1.2直流电机的应用 (3) 介绍 (4) 介绍 (4) V ERILOG HDL硬件描述语言 (5) 1.4.1V ERILOG HDL硬件描述语言介绍 (5) 1.4.2V ERILOG HDL功能 (5) PWM脉冲宽度调制介绍 (6) 直流电机的PWM控制 (7) 2．设计原理 (8) 设计原理框图 (8) 原理图 (9) 模块设计 (9) 2.3.1 MOTO_TEST模块 (9) 2.3.4计数器模块 (12) 7实训心得 (13) 参考文献 (13)

直流电机的PWM控制器的设计 1．绪论 直流电机介绍 直流电机是实现直流电能与机械能之间相互转换的一种电力机械，按照直流电机的用途分为直流电动机和直流发电机两类。能够将机械能转换成直流电能的电机称为直流发电机；能够将直流电能转换成机械能的电机称为直流电动机。 1.1.1直流电机的特点 从直流电机与交流电机相比中可以看出，直流电机具有优良的调速性能和启动性能。直流电机具有宽广的调速范围，平滑的无级调速特性，可实现频繁的无级快速启动、制动和反转；过载能力大，能承受频繁的冲击负载；能满足自动化生产系统中各种特殊运行的要求。而直流发电机则能提供无脉动的大功率直流电源，且输出电压可以精确地调节和控制。 1.1.2直流电机的应用 直流电机是交通、工矿、建筑等行业中的常见动力机械，是机电行业人员的重要工作对象和工具。在某些要求调速范围广、速度快、精密度高、控制性能优异的场合，直流电机的应用目前仍占有较大的比重，如大型可逆式轧钢机、内燃机车、矿井卷扬机、造纸和印刷机械、宾馆高速电梯、城市电车、电动自行车、龙门刨床、电力机车、地铁列车、船舶机械、大型精密机床和大型起重机等生产机械中。

FPGA--数字时钟(verilog)

因为本人也是刚学习fpga的菜鸟，所以这个程序漏洞很多，仅供参考。。。。。。。。。 //分频子模块 module fenpin (clk,rst_n,en_1s,en_1ms); //产生1s，1ms的分频 input clk; input rst_n; output en_1s; output en_1ms; reg[31:0] jishu_1s; reg[15:0] jishu_1ms; parameter cnt_1s =49999999; parameter cnt_1ms =49999; always@(posedge clk or negedge rst_n) begin if(!rst_n) jishu_1s<=32'b0; else if(jishu_1s

//按键控制部分 module anjian(clk,rst_n,key1,key2,key1_low,key2_low); input clk; input rst_n; input key1; // 分加 input key2; // 分减 output key1_low; //按键按下消抖后的标志位 output key2_low; reg reg0_key; //key1消抖 reg reg1_key; reg reg2_key; //key2消抖 reg reg3_key; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin reg0_key <= 1'b1; reg1_key <= 1'b1; end else begin reg0_key <= key1; reg1_key <= reg0_key; //根据非阻塞赋值的原理，reg1_key 存储的值是reg0_key 上一个时钟的值 end end //脉冲边沿检测法,当寄存器key1 由1 变为0 时，key1_an 的值变为高，维持一个时钟周期 wire key1_an; assign key1_an = reg1_key & ( ~reg0_key); always @(posedge clk or negedge rst_n) begin if(!rst_n) begin reg2_key <= 1'b1; reg3_key <= 1'b1; end else begin reg2_key <= key2;

Verilog HDL课程设计

人民武装学院Verilog HDL课程设计洗衣机控制器的设计 学生姓名: 周云 学号: PB102027115 专业: 电子信息科学与技术 年级: 2010 级 指导老师: 周骅老师 时间: 2011年12月22日

目录 引言...................................................................................................................... - 3 - 一、设计内容...................................................................................................... - 4 - 1.设计内容.................................................................................................... - 4 - 2.功能............................................................................................................ - 4 - 二、洗衣机控制器的工作原理.......................................................................... - 6 - 1. 洗衣机的工作状态.................................................................................. - 6 - 2. 全自动洗衣过程...................................................................................... - 7 - 3.单独执行某个洗衣程序............................................................................ - 8 - 三、洗衣机的状态转换图.................................................................................. - 9 - 1.洗衣机的状态转换图................................................................................ - 9 - 2. 设计思路.................................................................................................. - 9 - 四、设计程序.................................................................................................... - 11 - 1.全自动洗衣机主程序.............................................................................. - 11 - 2.全自动洗衣机测试程序.......................................................................... - 15 - 五、步骤及仿真图............................................................................................ - 17 - 1.在代码提示框架中完成核心子模块wash_ctrl.v的设计 ................... - 17 - 2.对核心子模块wash_ctrl.v 进行时序仿真 ........................................... - 17 - 六、功能图........................................................................................................ - 20 - 1.设计顶层图形文件，编译.................................................................... - 20 - 2.功能引脚锁定.......................................................................................... - 20 - 心得体会............................................................................................................ - 22 -

verilog数字钟课程设计

课程设计报告课程设计题目：数字钟系统 学号：201420130228 学生姓名: 刘进辉 专业:通信工程 班级：1421301 指导教师：钟凯老师 2017年1 月1 日

目录 一．摘要 (3) 二．概念及原理 (4) 三．实验过程及分析 (5) 四．实验心得 (7) 五．参考文献 (7) 六．实验代码 (8) 七．评分表 (14)

摘要 在社会快速发展的今天，时钟在人们的生活中显得越发重要，因此设计数字钟就变得尤为重要。本文介绍一种利用verilog语言产生多功能数字钟的设计方案，不仅让大家对数字钟更为了解，而且可以为人们的生活带来便利。数字钟它具有时、分、秒的正常显示功能及调节时和分的特殊功能，此外，以24小时循环计数，具有整点报时功能，并且由按键输入进行对数字钟的校时、清零功能。本文设计的数字钟方案由控制模块、计时模块、以及报时模块三大模块组成，满足所有的功能要求，并且代码是经modelsim软件编译和仿真所设计。

二．概念及原理 数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路。如图所示为数字钟的一般构成框图。主要包括时间基准电路、计数器电路、控制电路。其中的控制逻辑电路是比较灵活多样的，不断完善它可以增强数字钟的功能。 数字钟应该具有的功能有：显示时—分—秒、整点报时、小时和分钟可调等基本功能。整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的范围为0~23。 在实验中为了显示的方便，由于分钟和秒钟显示的范围都是从0~59，小时他的范围是从0~23，所以可以均用一个4位的二进制码显示十位和个位。 对于整点报时功能，本实验设计的是当进行正点发出一个高音信号和59分50、5254、56、58秒发出一个高音信号。 调整时间的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时；S2调整分钟，每按下一次，分钟增加一分钟。另用外reset按键作为系统时钟复位，复位后全部显示00—00—00。

eda,verilog数字钟设计报告

数字钟 一、任务解析 用Verilog硬件描述语言设计数字钟，实现： 1、具有时、分、秒计数显示功能，以二十四小时循环计时。 2、具有调节小时，分钟的功能,调整时对应的数字闪烁。 3、具有整点报时及闹铃时间可调的功能。 4、数字钟具有四种模式：正常显示、时间调整、闹铃时间调整、秒表。 二、方案论证 没有闹铃功能 三、重难点解析 选择模式：module beii(clr,selin_key,beii_out); input clr,selin_key; output [1:0]beii_out; wire [1:0]beii_out; reg [1:0]selout_key; always@(negedge clr or posedge selin_key) begin if(!clr) selout_key=0; else begin if(selout_key==2) selout_key=0; else selout_key=selout_key+1;end end assign beii_out=selout_key; endmodule

头文件中： module clk_top(clr,clk,upkey,downkey,sel,a,b,c,d,e,f,g,p,clr_key,selin_key); clr:清零clk：50M时钟 upkey：向上调downkey：向下调 clr_key：恢复初始状态selin_key：模式选择 四、硬件资源分配 60进制module mycnt60(clr,clk,upkey,downkey,selout,q,c); input clk,clr,upkey,downkey;//upkey为加按键 input [1:0] selout; output[7:0] q;//60进制输出 output c;//进位溢出位 reg c; reg[7:0] q; wire new_clk1,ckb,ckc,ckd,cko; assign new_clk1=clk|((!selout[0]&selout[1])&(upkey|downkey)); LCELL AA(new_clk1,ckb);//信号延迟 LCELL BB(ckb,ckc); LCELL CC(ckc,ckd); LCELL DD(ckd,cko); initial c=0; always @(posedge cko or negedge clr )begin if(!clr) q=8'h00; else begin if(selout==2) begin if(upkey)begin if(q==8'h59) q=8'h00; else if(q==8'h?9) q=q+4'h7; else q=q+1; end else if(downkey)begin if(q==8'h00) q=8'h59; else if(q==8'h?0) q=q-4'h7; else q=q-1; end