cadence约束管理器的基本介绍

Cadence原理图约束管理器的基本使用

1.1 约束管理器简介

约束管理器是一个交叉的平台，以工作薄（workbook）和工作表（worksheet）的形式通过用户定义约束管理来管理设计中的各个网络和管脚对。例如控制某条网络的阻抗值和布线长度等等。约束管理器具有以下功能：

1)它以数据表格的形式与用户接口，使用户能够快速的获取，修改和删除

用户定义的约束值。

2)它能够所有的定义的约束进行语法检查。

3)它提供约束的继承，在高等级对象中定义的约束能够被低等级对象所集

成。而且低等级对象可以重新定义约束覆盖从高等级对象继承下来的所

有约束。

能够产生原理图和pcb板关于约束捕捉的报告。

2.1 原理图和pcb板间约束捕捉的同步

原理图和pcb的约束同步是指在原理图或pcb中定义或修改的约束在原理图和pcb之间可以相互传递的（原理图到pcb或pcb到原理图）。如下图1所示：

图1 原理图与pcb板约束的同步

3.1 带约束管理的设计流程

带约束管理的设计流程与传统的设计流程相比，其主要包含了约束文件，该约束文件以设计板的名字命名，文件扩展名为.dcf，该文件放在设计板目录下的constraints目录下。例如在E:\KS8695P_DEMO_V100.1目录下创建了KS8695P_DEMO_V100.1工程，设计板的名称为NETCAMERA，那么在E:\KS8695P_DEMO_V100.1\WORKLIB\NETCAMERA\CONSTRAINTS目下会产生netcamera.dcf约束文件。带约束管理的设计流程如下图2所示：

图2 约束使能的设计流程

3.1.1 从原理图导出约束管理到pcb

在使能约束管理器的设计流程中，candence会产生5个必须发送pcb板上的文件：pstchip.dat，pstrxprt.datt，pstxnet.dat，pstcmdb.dat，pstcmbc.dat，其中前3个在传统的设计中也会产生，后2个是在使能约束管理器后产生的文件。其中：

●pstcmdb.dat：包含了在当前设计中关于约束管理的相关信息。在传统的

设计流程中，约束管理的信息存储在pstxnet.dat文件中，当使能约束管理器切换到带约束管理的设计流程时，约束管理的信息才转存到pstcmdb.dat文件中。

●pstcmbc.dat：包含了用在PCB中的约束管理信息。该文件是当从PCB到

约束信息到原理图时产生的。

注：一旦设计流程切换到带约束管理的设计流程时，设计无法返回到传统的设计流程。

从原理图导出约束管理到PCB的步骤如下：

在原理图中选择【File】>【Export Physical】，则出现如下界面：

图3 约束管理原理图导出界面

选中【Package Design】，【Update Allegro Board (Netrev)】和【Electrical constrains】（如果有定义约束管理，系统会自动选中变成灰色不能修改）复选筐，在【Electrical constrains】中如果选择【overwrites current constraints】选项，意思是用原理图的约束覆盖pcb板中约束。如果选择【export changes only】表示仅传递原理图中变更的约束到pcb。

1)点击【OK】导出。

3.1.2 从PCB导出约束管理到原理图

在原理图中选择【file】>【Import Physical】，出现如下界面：

图4约束管理原理图导入界面

选择【generate feedback files】【package design】，在【feedback】一栏中选择allegro pcb edit，在【electrical constraints】一栏中如果选择【import change only】表示设计同步仅仅导入allegro中电子约束改变的部分，如果选择【overwrite current constraints】表示覆盖原理图中的电子约束。

1)点击OK进行导入。

4.1 启动约束管理器

在原理图中选择【Tools】> 【Constraints】 > 【Edit】，然后出现以下图5所示的消息对话筐：

注意：必须选择Allegro Design Entry HDL 610或者Allegro Design Entry HDL SI 610才能够获得约束管理器使用授权。

点击【OK】进入约束管理，如果原理图没有展开，则还会弹出要求展开原理图的消息对话筐，点击【是】进入约束管理器。

4.2 约束管理器的界面

进入约束管理器的界面后，可以看到界面包含了两个工作区，左边是工作簿/工作表选择区，用来选择进行约束的类型；右边是工作表区，是对应左边类型的具体约束设置值。例如点击左边的impedance类型，左边就是与impedance 相关的内容，如下图6所示：

图 5 【constraint manager】对话筐

图6 约束管理器界面

在工作簿/工作表区有两个顶层约束类型，分别为【electrical constraint set】和【net】。在【electrical constraint set】文件夹中可以定义通用的设计约束，可以创建通用的对象分组，然后将这些设计约束集指定给相应的对象；在【net】文件夹中可以创建针对指定网络对象分组，可以定义基于网络相关属性的约束集。

4.3 对象(object)

对象是约束所要设置的目标，是具有优先级的，顶层指定的约束会被底层的对象继承，底层对象指定的同样约束优先级高于从顶层继承下来的约束，一般尽量在顶层指定约束。

最顶层的对象是系统system，最底层的对象是管脚对pin–pair。对象的层次关系依次为：

系统system设计design总线bus差分对diff-pair

扩展网络xnet/网络net相对或匹配群组relative or match group

管脚对pin-pair

图 7 对象的优先级

4.3.1 系统

系统是最高等级的对象，除了包括设计（比如单板）之外，还包括连接器这些设计的扩展网络、互连电缆和连接器。

4.3.2 设计

设计代表一个单板或者系统中的一块单板，在多板结构中，每块板都是系统的一个单独的设计。

4.3.3 总线

总线是管脚对、网络或者扩展网络的集合。在总线上获取的约束被所有总线的成员继承。在与原理图相关联时，约束管理器不能创建总线，而且总线是设计层次的，并不属于系统层次。

4.3.4 差分对

用户可以对具有差分性质的两对网络建立差分对。

4.3.5 扩展网络/网络

网络就是从一个管脚到其他管脚的电子连接。如果网络的中间串接了被动的、分立的器件比如电阻、电容或者电感，那么跨接在这些器件的两个网络可以看成一个扩展网络。如下图7所示，网络ClkoutA和ClkoutB组成一个扩展网络。

ClkoutA ClkoutB

图7 扩展网络示意图

4.3.6 相对或匹配群组

匹配群组也是网络、扩展网络和管脚对的集合，但集合内的每个成员都要匹配或者相对于匹配于组内的一个明确目标，且只能在【relative propagation delay】工作表定义匹配群组，共涉及了三个参数，目标，相对值和偏差。如果相对值没有定义，匹配群组内的所有成员将是绝对的，并允许一定的偏差。如果定义了相对值，那么组内的所有成员将相对于明确的目标网络。

●目标：组内其他管脚对都要参考的管脚对就是目标，目标可以是默认的

也可以是明确指定的管教对，其他的管脚对都要与这个目标比较。

●相对值：每个成员与目标的相对差值，如果没有指定差值，那么所有成

员就需要匹配，如果此值不为0，群组就是一个相对匹配的群组。

●偏差：允许匹配的偏差值。

4.3.7 管脚对

管脚对代表一对逻辑连接的管脚，一般是驱动和接收。Pin-pair可能不是直接连接的，但是肯定存在于同一个网络或者扩展网络中

5.1 约束对象的建立

打开约束管理器后，在【electrical constraint set】工作簿栏对应的

右边工作表中会产生两种对象：system和设计（netcamera），如下图所示：

图 8 【electrical constraint set】对象示意图

在【net】工作薄对应的右边工作表区会自动产生四种类型的对象：system，设计（netcamera），总线（如ARM_ADDR）和网络( 如ADC_RESET*)。

1.建立差分对

图9 【net】对象示意图

如果在设计中有差分网络，需要对差分网络做些约束的话，必须首先建立差分对这个对象。

a)首先选择左边工作簿的任何一栏，然后在右键点击右边的工作区

object栏目下设计或网络（总线需要展开）。例如选择工作薄中【net】中的【impadence】栏，然后右键点击右边工作区的设计netcamera。

b)在弹出的对话筐中选择create，在扇出的菜单中左键点击

differential pair。如下图所示：

c)左键点击differential pair后弹出的对话对话筐如下图所示

d)在左上脚的下拉菜单中选择net，然后在网络选择筐中选择要创建差分对

的两个网络，例如USB1P+，USB1P－。

e)点击>键，USB1P+，USB1P－两个网络添加到左边的【selection】筐

中，并在diff pair的空白栏中自动添加差分对的名称，用户也可以修

图 10 创建差分对示意图

图11 差分网络选择图

改差分对的名字。如本例中产生USB1P的差分对，如下图所示：

f)点击【create】按扭进行创建。

g)另外，可以点击【delete】按钮对差分对进行删除，点击【modify】

进行修改。

h)如果继续创建差分对，先清空selection里的内容，再按照步骤d）～

f）创建差分对USB2P，USB3P；

i)点击左上脚的下拉菜单，选择diff pair可以浏览所有创建的差分对，

如下图13所示。

j)点击【close】推出

图12 创建差分对

图 13 浏览差分对示意图

2.创建总线

在原理图中打开的约束管理器不能创建新的总线对象，是由系统自动创建。

3.匹配群组和管脚对的创建

匹配群组和管脚对这两个对象主要应用于仿真，这里不再叙述。

5.2通用约束的建立

5.2.1 建立约束名

通用约束就是能够被所有对象参考的约束，它的约束优先级最低，能够被更低层的约束所覆盖。下面首先见绍约束名的建立过程：

1)点击左边工作区的【electrical constraints set】并展开，

选择【all constraints】下的【signal

integrity/timing/routing】，展开右边的工作表，右键点击工

作表的【netcamera】。

2)选择【create】—>【electrical CSet…】。如下图14所示：

图 14 创建通用约束

3)点击【electrical CSet…】，弹出命名通用约束属性对话筐，输

入general为该属性命名，如下图15所示：

4)点击【OK】完成，返回到工作区中，展开可以看到在netcamera

下有个general的约束名，如下图16所示：

5)重复步骤1）～4）建立通用约束名General_Diff，如下图16所示。

5.2.2 设置通用约束值

在命名了通用约束属性后，就可以设置约束名的约束值了，下面举例见绍一些常用约束值的设置，general约束针对一般网络，genera_diff约束是针对差分线的约束，接图16。

1)设置短桩分支线的最大长度

在右边的工作区找到【wiring】列，在与【general】行对应的【stub

length】子列中输入所需的长度值，如200mill，如下图17所示：

图15 属性命名对话筐

图 16 约束属性设置工作区

图 17 【wiring约束设置筐】

2)设置最大过孔数量

在右边的工作区找到【wiring】列，在与【general】行对应的【Max Via Count】子列中输入所需的值，如5个，如上图17所示。

3)设置表层最大走线长度

在右边工作区找到【wiring】列，在与【general】行对应的【Max Exposed Length】子列中输入所需的值1000mil，如上图17所示。

4)设置走线的阻抗值和误差

在右边的工作区找到【impedance】列，在与【general】和【general_diff】行对应的【target】子列中输入阻抗值如50Ω，在【tolerance】输入误差值15％，如下图18所示：

5)设置差分对的约束特性

在右边的工作区找到【differential pair】列，然后在与【general_diff】行对应的各个子列中输入相应的约束值。

a)差分对非耦合带的计算

在【gather control】的下拉菜单中有三个选项：【include】表

示非耦合带长度包括刚从芯片出来的走线，这些线段通常是非耦

合的；【ignore】表示非耦合带的长度不包括这个线段的长度；

【clear】表示清楚设置值。如选择【include】，如下图19所示，

图18 通用阻抗设置

图19 差分属性设置1

b)非耦合带的最大长度

在【Max Uncouple】列设置差分对的非耦合带的最大长度，该例中设置为50mil，如上图19所示。

c)差分对转换的相位误差

【phase tolerance】用来设置差分对的相位转化误差，也就是差分对成员在电平转换时的时间同步性，其值可以用长度mil为单位表示同步性，也可以用时间ns来表示转换误差。通过点击【phase tolerance】下小横条按钮，显示mil或ns，如下图20所示，点击该横条按钮弹出选择mil和ns的对话筐，该列中选择ns为单位，转换同步误差为50ns。

d)差分对成员的最小线间距

在【Min Line】子列中设置差分对的最小线间距，输入6mil。该间距一定要小于等于【Primary Gap】的值减去【(-)Tolerance】的值，也一定要小于等于【Neck Gap】的值减去【(-)Tolerance】的值，如下图21所示：

e)差分成员对的边到边的理想间距

图 20 选择差分对【phase tolerance】属性图

图21 差分属性设置2

在【Primary Gap】设置差分成员对的边到边的理想间距，（＋/

－）值是允许的偏差值，如果间距在偏差范围内，差分对表示是

耦合，该列中设置为7mil，如上图21所示。

f)差分对成员的线宽

【Primary Width】中设置差分对的线宽，如7mil，如上图21

所示。

g)最小可允许的边到边的间距

【Neck Gap】下设置差分对成员最小可允许的边到边的间距，当

在比较密集的区域走线时，可能需要切换到Neck模式。如下图

22所示，设置7mil。

h)最小可允许的差分线宽

【Neck Width】设置最小的差分对线宽，当在比较密集的区域走

线时，可能切换到Neck模式。如上图22所示，设置7mil。

i)边到边理想间距的误差

【(+)Tolerance】和【(-)Tolerance】分别表示边到边理想间距

的正负误差。如上图22所示，设置1mil。

5.2.3通用约束值的分配

在建立通用约束general，general_diff之后，就可以把该约束值分配给不的对象。

1)【Wiring】和【impedance】相关约束属性的分配

选择左边工作薄【Net】－>【Routing】下任何一个要约束表，右边工作区显示对象和约束属性。

例如要给总线ARM_ADDR分配的相关约束值，包括短桩分支线的最大长

图22 差分属性设置3

度，最大过孔数量，表层走线的最大长度，阻抗值等等。点击与【ARM_ADDR】行相对应的【Reference Electrical CSet】列，就会弹出【Reference Electrical CSet】对话框，在该对话筐的下拉Current Reference下拉菜单中选择general，如下图23所示。

点击【OK】完成设置，返回到先前的工作区，如下图24所示。由于总线是网络的集合，它的约束值可以继承到其各个低等级的网络中去。图24也显示其继承性。

另外，可以针对某个网络或总线直接修改约束，只要在对应对象的某个约束属性中直接输入约束值即可。例如把ARM_ADDR<0>的过孔数量修改为2。可以在ARM_ADDR<0>行对应的【Via Count】列的子列【Max】中输

图23

图24 【wiring】的约束值设定

入2即可完成修改。

2)差分约束属性的分配

1)选择左边工作薄【Net】－> 【Routing】－>【Differetial Pair】，

右边的工作区显示其可以设定的约束值。

2)点击右边的工作区object列差分线USB1P的【Reference Electrical

CSet】，在弹出的对话筐的下拉菜单选择general_diff。

5.2.4低等级对象约束值的设定

对象除了通过调用事先设定的约束外，还可以直接在网络对象上设定约束值。例如给差分线USB2P设置阻抗差分阻抗为90ohm，单线的阻抗为45ohm。

1)在左边的工作簿选择【Net】－>【Routing】－>【Impedance】。

2)展开右边【object】列中的USB2P差分网络，在与该行对应的【Target】

列中输入90，【Tolerance】中输入15％。

3)修改USB2P＋和USB2－网络的【Target】值为45，如下图25所示：

其他针对网络的约束值（如最大过孔等）设定步骤类似，这里不在见绍。

5.2.3 线间距和线宽的设置

1)选择左边工作簿的【net】文件夹，在这文件下选择【general

property】，则在左边可以只能看到三个对象：system，design（在

次例子为设计名称为netcamera）和网络。如果某个对象前面有个【＋】

号，点击可以展开它的下一级的对象。如下图26所示：

图25 差分阻抗设置

2)在右边的工作区中，【physical】列定义某个网络的线宽度，单位为mil，

【spacing】列定义某个网络的线间距，可以直接输入数据进行定义。

例如在ARM_ADDR<0>网络定义了线宽8mil，线间距为9mil。

5.2.3 包地的设置

在设计中通常对某些敏感的信号线进行屏蔽处理（也称为包地），下面以对VIDEO1NP网络进行屏蔽处理为例进行说明，屏蔽地网络为AGND_VIDEO。

1)设置屏蔽网络。选择左边工作簿的【net】文件夹，在这文件下选择

【general property】。在右边的工作区中找到【VOLTAGE】列，

在对应的网络AGND_VIDEO行中填入0。如下图27所示：

2)在右边的工作区中找到【shield】列，其下面有对应的两个子列

图 26 【general property】界面

图 27 屏蔽地网络的设置

3)【shield】和【type】。【shield】子列用来选择屏蔽地网络，

【type】选择屏蔽的方式。如下图16所示：

4)点击VIDEO1N网络对应的shield列，弹出【set shield_net】

对话筐，选择AGND_VIDEO如下图17所示：

点击【ok】完成屏蔽地的选择。

5)点击VIDEO1N网络对应的type列，在下拉的菜单中选择屏蔽类型，

如下图18所示：

Para

图16 屏蔽网络示意图

图 17 选择屏蔽地网络对话筐

图 18 屏蔽类型选择

●Parallel表示屏蔽地与被屏蔽的网络在同一层并行走线。

●Tandem表示在被屏蔽的网络对应的上下层走屏蔽线。

●Coax表示Parallel和Tandem走线的集合。

Not：在使用约束管理器时，为了安全请定时保存约束文件。

(完整版)HSPICE与CADENCE仿真规范与实例..

电路模拟实验专题 实验文档

一、简介 本实验专题基于SPICE（Simulation Program With Integrated Circuit）仿真模拟，讲授电路模拟的方法和spice仿真工具的使用。 SPICE仿真器有很多版本，比如商用的PSPICE、HSPICE、SPECTRE、ELDO，免费版本的WinSPICE，Spice OPUS等等，其中HSPICE和SPECTRE功能更为强大，在集成电路设计中使用得更为广泛。因此本实验专题以HSPICE和SPECTRE作为主要的仿真工具，进行电路模拟方法和技巧的训练。 参加本实验专题的人员应具备集成电路设计基础、器件模型等相关知识。 二、Spice基本知识(2) 无论哪种spice仿真器，使用的spice语法或语句是一致的或相似的，差别只是在于形式上的不同而已，基本的原理和框架是一致的。因此这里简单介绍一下spice的基本框架，详细的spice语法可参照相关的spice教材或相应仿真器的说明文档。 首先看一个简单的例子，采用spice模拟MOS管的输出特性，对一个NMOS管进行输入输出特性直流扫描。V GS从1V变化到3V，步长为0.5V；V DS从0V变化到5V，步长为0.2V；输出以V GS为参量、I D与V DS之间关系波形图。 *Output Characteristics for NMOS M1 2 1 0 0 MNMOS w=5u l=1.0u VGS 1 0 1.0 VDS 2 0 5 .op .dc vds 0 5 .2 Vgs 1 3 0.5 .plot dc -I(vds) .probe *model .MODEL MNMOS NMOS VTO=0.7 KP=110U +LAMBDA=0.04 GAMMA=0.4 PHI=0.7 .end 描述的仿真电路如下图，

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Cadence工具Virtuso/Dracula入门介绍 （以上华0.6um DPDM工艺设计库为例） Cadence 是一套功能强大的EDA软件，包含有诸如IC、SE等常用芯片设计工具。其中IC是针对全定制芯片设计应用的，IC本身仍是一套工具集。本手册主要讨论其中的全定制版图设计工具Virtuso和验证工具Diva/Dracula之使用方法。其中Diva是基于Xwindow 的方式，而Dracula是基于命令行的方式；Virtuso中提供这两者的相关接口。 采用Virtuso/ Diva/Dracula进行芯片的设计和验证大致有如下几步：准备schmematic(电路)、画layout(版图)、作版图设计规则检查（DRC）、做电路与版图的一致性检查(LVS)、导出最终版图的gds文件。 缩写术语： ERC: Electrical Rule Check DRC: Design Rule Check LVS: Layout Versus Schematic LPE: Layout Parameter Extraction PRE: Parasitic Resistor Extraction 1．使用Virtuso/Diva/Dracula之前的准备 1.1．找一台装有IC工具的服务器 Virtuso不能单独安装，所以只有在安装了IC工具的计算机上才能使用。 [例]机房的10台服务器(IP:219.223.169.111到219.223.169.120)都能使用Virtuso/Diva/Dracula. 1.2．连接到这台计算机上 除非是在自己的计算机上安装有IC工具，否则您必须保证能够从您的计算机远程登录到装有IC的服务器上。 [例]以登录服务器IC来说明远程登录方法： a．向管理员申请用户（每个人都已经有了一个用户） b．下载远程登录软件Exceed， 在本地计算机上安装； 安装完毕之后进行远程登录配置： 在开始菜单→程序→Hummingbird.Exceed.v7.1.Multilanguage→Exceed→Client Wizard设定xterm，Host:219.223.169.111，Host type: Linux（下拉菜单选择），其余next即可。c．完成登录。 采用其它方式比如vnc、xWin、SSH Secure Shell Client等远程终端方法登录。 『注意』使用不同的远程登陆软件连接服务器；不同的服务器所需的软件设置均有所不同，配置细节请咨询曾经使用过该登陆软件的师兄师姐或同学。

Cadence仿真简介

时序计算和Cadence仿真结果的运用 中兴通讯康讯研究所EDA设计部余昌盛刘忠亮 摘要：本文通过对源同步时序公式的推导，结合对SPECCTRAQuest时序仿真方法的分析，推导出了使用SPECCTRAQuest进行时序仿真时的计算公式，并对公式的使用进行了说明。 关键词：时序仿真源同步时序电路时序公式 一．前言 通常我们在时序仿真中，首先通过时序计算公式得到数据信号与时钟信号的理论关系，在Cadence仿真中，我们也获得了一系列的仿真结果，怎样把仿真结果正确的运用到公式中，仿真结果的具体含义是什么，是我们正确使用Cadence仿真工具的关键。下面对时序计算公式和仿真结果进行详细分析。 二．时序关系的计算 电路设计中的时序计算，就是根据信号驱动器件的输出信号与时钟的关系（Tco——时钟到数据输出有效时间）和信号与时钟在PCB上的传输时间（Tflytime）同时考虑信号驱动的负载效应、时钟的抖动（Tjitter）、共同时钟的相位偏移（Tskew）等，从而在接收端满足接收器件的建立时间（Tsetup）和保持时间（Thold）要求。通过这些参数，我们可以推导出满足建立时间和保持时间的计算公式。 时序电路根据时钟的同步方式的不同，通常分为源同步时序电路（Source-synchronous timing）和共同时钟同步电路（common-clock timing）。这两者在时序分析方法上是类似的，下面以源同步电路来说明。 源同步时序电路也就是同步时钟由发送数据或接收数据的芯片提供。图1中，时钟信号是由CPU驱动到SDRAM方向的单向时钟，数据线Data是双向的。 图1

图2是信号由CPU 向SDRAM 驱动时的时序图，也就是数据与时钟的传输方向相同时 的情况。 Tsetup ’ Thold ’ CPU CLK OUT SDRAM CLK IN CPU Signals OUT SDRAM Signals IN Tco_min Tco_max T ft_clk T ft_data T cycle SDRAM ’S inputs Setup time SDRAM ’S inputs Hold time 图2 图中参数解释如下： ■ Tft_clk ：时钟信号在PCB 板上的传输时间； ■ Tft_data ：数据信号在PCB 板上的传输时间； ■ Tcycle ：时钟周期 ■ Tsetup’：数据到达接收缓冲器端口时实际的建立时间； ■ Thold’：数据到达接收缓冲器端口时实际的保持时间； ■ Tco_max/Tco_min ：时钟到数据的输出有效时间。 由图2的时序图，我们可以推导出，为了满足接收芯片的Tsetup 和Thold 时序要求，即 Tsetup’>Tsetup 和Thold’>Thold ，所以Tft_clk 和Tft_data 应满足如下等式： Tft_data_min > Thold – Tco_min + Tft_clk （公式1） Tft_data_max < Tcycle - Tsetup – Tco_max + Tft_clk (公式2) 当信号与时钟传输方向相反时，也就是图1中数据由SDRAM 向CPU 芯片驱动时，可 以推导出类似的公式： Tft_data_min > Thold – Tco_min - Tft_clk （公式3） Tft_data_max < Tcycle - Tsetup – Tco_max - Tft_clk （公式4） 如果我们把时钟的传输延时Tft_clk 看成是一个带符号的数，当时钟的驱动方向与数据 驱动方向相同时，定义Tft_clk 为正数，当时钟驱动方向与数据驱动方向相反时，定义Tft_clk 为负数，则公式3和公式4可以统一到公式1和公式2中。 三．Cadence 的时序仿真 在上面推导出了时序的计算公式，在公式中用到了器件手册中的Tco 参数，器件手册中 Tco 参数的获得，实际上是在某一种测试条件下的测量值，而在实际使用上，驱动器的实际 负载并不是手册上给出的负载条件，因此，我们有必要使用一种工具仿真在实际负载条件下 的信号延时。Cadence 提供了这种工具，它通过仿真提供了实际负载条件下和测试负载条件 下的延时相对值。 我们先来回顾一下CADENCE 的仿真报告形式。仿真报告中涉及到三个参数：FTSmode 、

cadence仿真流程

第一章在Allegro 中准备好进行SI 仿真的PCB 板图 1)在Cadence 中进行SI 分析可以通过几种方式得到结果： * Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。 * 使用SpecctreQuest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。 * 直接打开SigXplore 建立拓扑进行仿真。 2)从PowerPCB 转换到Allegro 格式 在PowerPCb 中对已经完成的PCB 板，作如下操作： 在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径(图1.1)。 图1.1 在PowerPCB 中输出通用ASC 格式文件

图1.2 PowerPCB 导出格式设置窗口 点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。 3)在Allegro 中导入*.ascPCB 板图 在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口(图1.3)，在该窗口中需要设置3 个必要参数： 图1.3 转换阿三次文件参数设置窗口 i. 在的一栏那填入源asc 文件的目录

cadence工具介绍

标签：cadence工具介绍 cadence工具介绍 主要是cadence的常用工具： （一）System & Logic Design & Verification 1、SPW：系统仿真工具，与matlab相似，但是比其专业，用于系统建模，常用于通信系统2、Incisive： 就是大家最常用的nc_verilog, nc_sim, nc_lauch，以及ABV,TBV的集合，仿真和验证功能很强大 （二）Synthesis & Place & Route 1、BuildGates：与DC同期推出的综合工具，但是在国内基本上没有什么市场，偶尔有几家公司用2、RTL Complil er：继BuildGates之后的一个综合工具，号称时序，面积和功耗都优于DC，但是仍然无法取代人们耳熟能详的DC 3、Silicon Ensemble & PKS: 硅谷早期做物理设计的工程师，几乎都用它。是第一个布局布线工具4、First Encount er & SoC Encounter: 继SE以后的很好的P&R工具，但是盗版太少，所以也只有大公司能用且都用，但是目前astro在国内有赶超之意5、Cetlic ：噪声分析工具，权威6、Fire&Ice: 分布参数提取工具，国内很多人用synopsys的StarRC 7、VoltageStrom：静态功耗和动态功耗分析的很不错的工具，与s 的Power Complier相同。8、SingnalStrom：时序分析工具，唯一一个能建库的工具9、nanoroute : 很强大的布线器喔，但是不是一般人能用的到的。我也是在cadence实习的时候爽过的，比astro快十倍不止。 （三）custom IC Design 1、Virtoso：版图编辑工具，没有人不知道吧，太常用了，现在还有一个公司的laker 2、diva, dracula, assura: 物理验证工具，用的比较普遍，但是calibre是标准，很多公司都是用其中的一个和calibre同时验证，我好可怜，现在只能用herculus （四）数模混合信号设计这部分太多了，但是一个ADE的环境基本上都能包括，不细说了，打字都打累了（五）PCB A llego最为典型了，很多大公司都用的。 系统分类: 软件开发 | 用户分类: IC设计 | 来源: 原创 | 【推荐给朋 友】 | 【添加到收藏夹】 Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。 1、板级电路设计系统。 包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括： A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。

Cadenceallegro菜单解释

Cadence allegro菜单解释——file 已有 320 次阅读2009-8-16 19:17|个人分类:|关键词:Cadence allegro file 菜单解释 每一款软件几乎都有File菜单，接下来详细解释一下allegro与其他软件不同的菜单。 new 新建PCB文件，点new菜单进入对话框后，drawing type里面包含有9个选项，一般我们如果设计PCB就选择默认第一个board即可。 如果我们要建封装库选package symbol即可，其他7个选项一般很少用，大家可以理解字面意思就可以知道什么意思了。 open 打开你所要设计的 PCB文件，或者封装库文件。 recent designs 打开你所设计的PCB文件，一般是指近期所设计的或者打开过的PCB文件。 save 保存 save as 另存为，重命名。 import import 菜单包含许多项，下面详细解释一下我们经常用到的命令。 logic 导入网表，详细介绍在allegro基础教程连载已经有介绍，在此不再详细介绍。 artwork 导入从其他PCB文件导出的.art的文件。一般很少用词命令。 命令IPF和stream 很少用，略。 DXF 导入结构要素图或者其他DXF的文件。 导入方法如下： 点import/DXF后，在弹出的对话框选择，在DXF file里选择你要导入的DXF的路径，DXF units 选择MM，然后勾选use default text table和incremental addition，其他默认即可。再点edit/view layers弹出对话框，勾选select all，DXF layer filter 选择all，即为导入所有层的信息，然后在下面的class里选择board geometry，subclass选择assembly_notes，因为一般导入结构要素图都是导入这一层，然后点ok，进入了点import/DXF后弹出的对话框，然后点import即可将结构要素图导入。 IDF IFF Router PCAD 这四个命令也很少用，略。 PADS 一般建库的时候导入焊盘。 sub-drawing 命令功能非常强大，也是我们在PCB设计中经常用的命令，如果能够非常合理的应用sub-drawing命令会提高我们设计PCB的效率。

Cadence软件介绍

Cadence软件介绍 Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。 1、板级电路设计系统 包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括： A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。 B、Check Plus HDL原理图设计规则检查工具。（NT & Unix） D、Allegro Expert专家级PCB版图编辑工具（NT & Unix) E、SPECTRA Expert AutoRouter 专家级pcb自动布线工具 F、SigNoise信噪分析工具 G、EMControl 电磁兼容性检查工具 H、Synplify FPGA / CPLD综合工具 I、HDL Analyst HDL分析器 J、Advanced Package Designer先进的MCM封装设计工具 2、Alta系统级无线设计 这部分包括： A、SPW (Cierto Signal Processing Work System)信号处理系统。 可以说，spw包括了matlab的很多功能，连demo都有点象。它是面向

电子系统的模块化设计、仿真和实现的环境。它的通常的应用领域包括无线和有线载波通信、多媒体和网络设备。在进行算法设计、滤波器设计、c Code生成、软/硬件结构联合设计和硬件综合的理想环境。 它里面非常有意思的就是信号计算器。 B、HDS (Hardware Design System)硬件系统设计系统 它现在是SPW的集成组件之一。包括仿真、库和分析扩展部分。可以进行spw的定点分析行为级和rtl级的代码生成。 C、Mutimedia多媒体（Multimedia Design Kit) 它可以进行多媒体应用的设计，包括电视会议系统、数字电视等等以及任何种类的图象处理系统的设计。 D、无线技术Wireless（IS-136 Verification Environment) 无线电技术标准系统级验证工具，可以在系统级的抽象层上生成、开发和改进遵守IS-54/136 标准的信号处理算法。在完成硬件结构设计后，就可以使用hds直接生成可综合的hdl描述和相应的标准检测程序（testbench）。 E、IS-95无线标准系统级验证 同上。 F、BONeS网络协议分析和验证的设计工具。 它是一套软件系统，专门用来做多媒体网络结构和协议的设计的。可以用来快速的生成和分析结构单元之间的信息流的抽象模型，并建立一个完整的无线网络的运作模型。例如，用户可以改进atm转换器的算法，并建立其基于微处理器包括高速缓存和内存和总线、通信处理方法的应用模型。 G、VCC 虚拟协同设计工具包 它是用来进行基于可重用的ip核的系统级设计环境。 3、逻辑设计与验证（LDV） LDV包括的模块有：

cadence软件介绍

1．Allegro PCB Design CIS Allegro PCB Design CIS Allegro Designer Entry CIS集成强大的原理图设计功能，其特点主要是具有快捷的元件信息管理系统（CIS），并具有通用PCB设计入口。扩展的CIS功能可以方便地访问本地元件优选数据库和元件信息。通过减少重新搜索元件信息或重复建库,手动输入元件信息，维护元件数据的时间，从而可以提高生产率。无论是设计全新的模拟，数字，或混合信号电路，还是修改现有电路板的电路原理图，或进行层次结构电路图设计，Allegro Designer Entry CIS 提供电路设计从构思到生产所需的一切。 Allegro Designer Entry CIS是全球应用最多且经过生产验证的原理图输入工具和强大的元件信息管理系统。 优点 1、提供快捷，直观的，具备完备功能的原理图编辑工具 2、通过层次式和变体（基于同一原理图，不同机型导出）设计提高复杂原理图的设计效率 3、具备强大功能的CIS，帮助加速设计进程，降低项目成本 4、原理图提供的自动缩放/搜索/导航功能，结合Allegro PCB Editor之间的交互探测和交互摆放，和集成的 AMS-Simulatuor帮助提供设计的可生产性 5、减少重复搜寻元件信息的时间，接收来自MRP，ERP和PLM的数据和支持关系型数据库使智能选择元件成为可能 6、通过直接访问ActiveParts和ActiveParts门户网站，提供给选择原理图设计所需要的元件和直接获取器件供应商元件数据更大的便利，ActiveParts提供了超过200万份的元器件数据 7、通过FPGA输出/输入双向数据流程自动整合可编程门阵列(FPGA)和可编程逻辑器件(PLD)，从而缩短设计时间 功能特色 全功能原理图编辑器 Allegro Designer Entry CIS，带有拼接式和层次式的原理图页面编辑器，它具有快捷、直观的原理图编辑的特点。原理图页面编辑器整合了标准的Windows用户界面，这些功能和特性是为工程师完成设计任务和发布设计设计数据而特别定制的。 1、在一个会话窗中可以查看和编辑多个项目 2、通过互联网访问最新元器件 3、对“What-if”场景使用状态标签 4、在设计中引入了高效率的电子表格式的属性编辑或者是在原理图编辑器中编辑属性和打印定义好的属性

candence使用手册仿真分册实用手册

Candence使用手册_仿真分册 前言PCB仿真 Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的EDA工具。进行仿真工作需要有很多方面的知识，须对高速设计的理论有较全面的认识，并对具体的单板原理有一定的了解，还需具备仿真库的相关知识等。 在这个分册中仅对仿真软件的使用进行较详细的阐述，还介绍高速设计的一些相关理论，仿真过程是基于Allegro SPB 15.7的PCB SI模块进行的。 其他知识，如仿真库的知识、约束管理器等请参阅专门的使用手册。 在此非常感谢网络南研 EDA和本部 EDA对此手册的支持。

第一章高速设计与PCB仿真流程本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence 的Allegro SPB15.7的PCB仿真流程。 1.1高速信号与高速设计 随着通信系统中逻辑及系统时钟频率的迅速提高和信号边沿不断变陡，PCB的走线和板层特性对系统电气性能的影响也越发显著。对于低频设计,走线和板层的影响要求不高甚至可以完全忽略不计。当频率超过 50MHz时，PCB走线则必须以传输线考虑，而在评定系统性能时也必须考虑 PCB 板材的电参数影响。当系统时钟频率达到120MHz及更高时，就只能使用高速电路设计方法，否则基于传统方法设计的PCB将无法工作。因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段，只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。 通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量（比如说１／３），就称为高速电路。 实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见图1－1所示。 信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的延迟时间，如果传输延迟时间小于1/2的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端，如果反射信号很强，叠加的波形就有可能会改变逻辑状态。

cadence仿真设计

文件编号： 配置项编号： Cadence仿真设计 编写人：户贯涛 编写时间：2009-4-07 部门名称：系统研发部 审核人： 审核时间： 浙江浙大网新众合轨道交通工程有限公司

修订页

目录 第一章高速设计PCB仿真流程 (1) 1.1高速信号与高速设计 (1) 1.1.1 高速信号的确定 (1) 1.1.2 传输线效应 (3) 1.2高速PCB仿真的重要意义 (3) 1.3基于ALLEGRO的仿真设计流程 (3) 第二章仿真设计(以通信板为例) (6) 2.1打开BRD文件 (6) 2.2调用并运行设置向导 (6) 2.2.1 编辑叠层参数和线宽以适应信号线阻抗 (7) 2.2.2 输入DC 网络电平 (8) 2.2.3 分立器件和插座器件的标号归类设置 (9) 2.2.4 器件赋上相应的模型 (10) 2.2.5 使用SI Audit 进行核查 (15) 2.3仿真（以DDR为例） (16)

第一章高速设计PCB仿真流程 本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence 的Allegro SPB15.5 的PCB仿真流程。 1.1高速信号与高速设计 通常认为如果数字逻辑电路的频率达到或者超50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量（比如说1/3），就称为高速电路。 实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2 数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见图1－1 所示。 图1-1 信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的延迟时间，如果传输延迟时间小于1/2 的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端，如果反射信号很强，叠加的波形就有可能会改变逻辑状态。 1.1.1高速信号的确定 一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在PCB 设计中由实际布线长度决定。图1－2 为信号上升时间和允许的布线长度(延时)的对应关

CADENCE仿真步骤

Cadence SPECCTRAQuest 仿真步骤 [摘要]本文介绍了Cadence SPECCTRAQuest在高速数字电路的PCB设计中采用的基于信号完整性分析的设计方法的全过程。从信号完整性仿真前的环境参数的设置，到对所有的高速数字信号赋予PCB板级的信号传输模型，再到通过对信号完整性的计算分析找到设计的解空间，这就是高速数字电路PCB板级设计的基础。 [关键词]板级电路仿真I/O Buffer Information Specification（IBIS） 1 引言 电路板级仿真对于今天大多数的PCB板级设计而言已不再是一种选择而是必然之路。在相当长的一段时间，由于PCB仿真软件使用复杂、缺乏必需的仿真模型、PCB仿真软件成本偏高等原因导致仿真在电路板级设计中没有得到普及。随着集成电路的工作速度不断提高，电路的复杂性不断增加之后，多层板和高密度电路板的出现等等都对PCB板级设计提出了更新更高的要求。尤其是半导体技术的飞速发展，数字器件复杂度越来越高，门电路的规模达到成千上万甚至上百万，现在一个芯片可以完成过去整个电路板的功能，从而使相同的PCB上可以容纳更多的功能。PCB已不仅仅是支撑电子元器件的平台，而变成了一个高性能的系统结构。这样，信号完整性在PCB板级设计中成为了一个必须考虑的一个问题。 传统的PCB板的设计依次经过电路设计、版图设计、PCB制作等工序，而PCB的性能只有通过一系列仪器测试电路板原型来评定。如果不能满足性能的要求，上述的过程就需要经过多次的重复，尤其是有些问题往往很难将其量化，反复多次就不可避免。这些在当前激烈的市场竞争面前，无论是设计时间、设计的成本还是设计的复杂程度上都无法满足要求。在现在的PCB板级设计中采用电路板级仿真已经成为必然。基于信号完整性的PCB仿真设计就是根据完整的仿真模型通过对信号完整性的计算分析得出设计的解空间，然后在此基础上完成PCB设计，最后对设计进行验证是否满足预计的信号完整性要求。如果不能满足要求就需要修改版图设计。与传统的PCB板的设计比较既缩短了设计周期，又降低了设计成本。 同时，随着软件业的高速发展，涌现出了越来越多操作更简便、功能更多、成本更低的EDA软件。越来越完备的仿真模型也得以提供。所有这些都为PCB设计中广泛的采用电路设计板级仿真提供了充分条件。 下面就Cadence SPECCTRAQuest这一高速电路板级设计仿真工具采用IBIS模型详细介

Cadenceallegro菜单解释

Cade nceallegro 菜单解释一一file 已有320次阅读2009-8-1619:17 |个人分类：|关键词:Cadenceallegrofile 菜单解释每一款软件几乎都有File菜单，接下来详细解释一下allegro与其他软件不同的菜单。 new 新建PCB文件，点n ew菜单进入对话框后，draw in gtype里面包含有9 个选项，一般我们如果设计PCB就选择默认第一个board即可。 如果我们要建封装库选packagesymbol即可，其他7个选项一般很少用，大家可以理解字面意思就可以知道什么意思了。 ope n 打开你所要设计的PCB文件，或者封装库文件。 rece ntdesig ns 打开你所设计的PCB文件，一般是指近期所设计的或者打开过的PCB文件。 save 保存 saveas 另存为，重命名。 import import菜单包含许多项，下面详细解释一下我们经常用到的命令。 logic导入网表，详细介绍在allegro基础教程连载已经有介绍，在此不再详细介绍。

artwork导入从其他PCB文件导出的.art的文件。一般很少用词命令。 命令IPF和stream很少用，略。 DXF导入结构要素图或者其他DXF的文件。 导入方法如下： 点import/DXF后，在弹出的对话框选择，在DXFfile里选择你要导入的 DXF的路径，DXFunits选择MM，然后勾选usedefaulttexttable 和 in creme ntaladditi on，其他默认即可。再点edit/viewlayers弹出对话框，勾选selectall，DXFlayerfilter选择all，即为导入所有层的信息，然后在下面的class 里选择boardgeometry，subclass选择assembly.notes,因为一般导入结构要素图都是导入这一层，然后点ok，进入了点 import/DXF后弹出的对话框，然后点import即可将结构要素图导入。IDFIFFRouterPCA这四个命令也很少用，略。 PADS —般建库的时候导入焊盘。 sub-drawing命令功能非常强大，也是我们在PCB设计中经常用的命令， 如果能够非常合理的应用sub-drawing命令会提高我们设计PCB的效率。导入sub-drawing命令一般是将我们所导出sub-drawing的组建导入，包括线孔等等。例如我们在合作的过程中，将其他人画的线导入你所设计的PCB中，一般导入和导出的文件都是相同的PCB文件，也就是说板框outline和相对坐标零点时一样的，这样我们无论在导入还是导出的的时候总会输

cadence相关软件介绍.

公司概述 Cadence是全球电子设计自动化(EDA领先企业,从事软件与硬件设计工具、芯片知识产权与设计服务,目前正致力于EDA产业的转型。Cadence把此次转型构想命名为EDA360,因为它将包含设计过程中的所有方面,并关注最终产品的可盈利性。这种应用驱动型方法,能在创建、集成与优化电子设计方面帮助我们的客户以更低的成本和更高的质量完成硅芯片、片上系统设备、以及完整的系统实现。Cadence Design System, Inc.公司成立于1988年,总部位于美国加州圣荷塞,其设计中心、研发中心和销售部门分布于世界各地。 CADENCE中国 1992年Cadence 公司进入中国大陆市场,迄今已拥有大量的集成电路 (IC 及系统设计客户群体。在过去的二十年里,Cadence公司在中国不断发展壮大,建立了北京、上海、深圳分公司以及北京研发中心、上海研发中心,并于2008年将亚太总部设立在上海,Cadence中国现拥有员工400余人。

北京研发中心和上海研发中心主要承担美国公司总部EDA软件研发任务,力争提供给用户更加完美的设计工具和全流程服务。Cadence在中国拥有强大的技术支持团队,提供从系统软硬件仿真验证、数字前端和后端及低功耗设计、数模混合RF 前端仿真与DFM以及后端物理验证、SiP封装以及PCB设计等技术支持。我们的销售方案中还包括提供专业设计服务,VCAD团队为用户提供高质量、有效的设计和外包服务。 把世界顶尖的产品技术和服务融入中国,成为中国电子行业最亲密合作伙伴,和中国电子高科技产业共同腾飞是Cadence 在中国的坚定信念。 市场与趋势 Cadence服务于产值达2万亿美元的全球电子市场,其中包括产值超过3000亿美元的半导体市场。我们的主要垂直市场领域包括:有线与无线通讯;工业、医疗与汽车电子;计算机与消费电子,比如多媒体和个人娱乐设备。这些领域占全球电子设备营收和半导体营收的90%以上。我们的主要横向市场领域是系统公司、半导体公司和硅供应商(ASIC供应商、集成电路代工厂和FPGA公司。作为这些领域里的EDA解决方案领先供应商,Cadence 对业界趋势和客户需求有着前所未有的认识。 两大主要趋势推动着电子设计:不断提高的硅容量和越来越高的复杂性。虽然传统的生产方法正在达到基本物理极限,随着新晶体管结构的开发,不同封装中的单个硅片,变成单独封装中层叠的晶片互联,硅容量也将会继续提高。同时,由于各设计领域的融合,以及消费者对高性能产品的需要,设计正变得更复杂。现代电子设备支持高速通信、大数据量处理与芯片中快速的交互作用,这需要混合信号(模拟/数字、低功耗与高级节点设计技术。在很多情况下,产品的硬件功能并非主要差异所在。当今产品主要是在应用方面进行竞争,也就是在硬件上运行的软件,不管是手机上运行的游戏还是网络路由器上运作的协议。 为获得成功,新设计必须在系统层面以及片上系统 (SoC 和硅层面进行优化。Cadence是唯一一家融合了业界构想、有着全面的产品阵容以及高端技术优势,能够全面解决这些问题的公司。

cadence入门教程

本文介绍cadence软件的入门学习，原理图的创建、仿真，画版图和后仿真等一全套过程，本教程适合与初学着，讲到尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程一最简单的反相器为例。 打开终端，进入文件夹目录，输入icfb&启动软件，主要中间有个空格。 启动后出现下图： 点击Tools的Library Manager，出现如下： 上面显示的是文件管理窗口，可以看到文件存放的结构，其中Library就是文件夹，Cell就是一个单元，View就是Cell的不同表现形式，比如一个mos管是一个Cell，但是mos管有原理图模型，有版图模型，有hspice参数模型，有spectre参数模型等，这就列举了Cell的4个View。他们之间是树状的关系，即，Library里面有多个Cell，一个Cell里面有多个View。应该保持一个好习惯就是每个工程都应该建立一个Library，Cell和View之间的管理将在后面介绍。

现在建立工程，新建一个Library，如下左图，出现的对话框如下有图： 在上右图中选择合适的目录，并敲入名字，这里取的是inv，这就是新建的文件夹的名字，以后的各种文件都在这个文件夹下。OK后出现下面对话框 这个对话框是选择是否链接techfile，如果只是原理图仿真而不用画版图，就选择Dont need a techfile，这里我们要画版图，而且有工艺库，选择Attach to an existing techfile，OK 后出现下面对话框：

在technology Library选择tsmc18rf，我们使用的是这个工艺库。Inv的文件夹就建好了，在Library Manager就有它了，如下图： 文件夹建好了后，我们要建立原理图，在inv的Library里面新建Cell如下：

Cadence软件介绍

Cadence软件介绍 Cadence 就是一个大型的EDA 软件,它几乎可以完成电子设计的方方面面,包括ASIC 设计、FPGA 设计与PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。 1、板级电路设计系统 包括原理图输入、生成、模拟数字/混合电路仿真,fpga设计,pcb编辑与自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括: A、Concept HDL原理图设计输入工具, 有for NT与for Unix的产品。 B、Check Plus HDL原理图设计规则检查工具。(NT & Unix) D、Allegro Expert专家级PCB版图编辑工具(NT & Unix) E、SPECTRA Expert AutoRouter 专家级pcb自动布线工具 F、SigNoise信噪分析工具 G、EMControl 电磁兼容性检查工具 H、Synplify FPGA / CPLD综合工具 I、HDL Analyst HDL分析器 J、Advanced Package Designer先进的MCM封装设计工具 2、Alta系统级无线设计 这部分包括: A、SPW (Cierto Signal Processing Work System)信号处理系统。 可以说,spw包括了matlab的很多功能,连demo都有点象。它就是面向

电子系统的模块化设计、仿真与实现的环境。它的通常的应用领域包括无线与有线载波通信、多媒体与网络设备。在进行算法设计、滤波器设计、c Code生成、软/硬件结构联合设计与硬件综合的理想环境。 它里面非常有意思的就就是信号计算器。 B、HDS (Hardware Design System)硬件系统设计系统 它现在就是SPW的集成组件之一。包括仿真、库与分析扩展部分。可以进行spw的定点分析行为级与rtl级的代码生成。 C、Mutimedia多媒体 (Multimedia Design Kit) 它可以进行多媒体应用的设计,包括电视会议系统、数字电视等等以及任何种类的图象处理系统的设计。 D、无线技术Wireless(IS-136 Verification Environment) 无线电技术标准系统级验证工具,可以在系统级的抽象层上生成、开发与改进遵守IS-54/136 标准的信号处理算法。在完成硬件结构设计后,就可以使用hds直接生成可综合的hdl描述与相应的标准检测程序(testbench)。 E、IS-95无线标准系统级验证 同上。 F、BONeS网络协议分析与验证的设计工具。 它就是一套软件系统,专门用来做多媒体网络结构与协议的设计的。可以用来快速的生成与分析结构单元之间的信息流的抽象模型,并建立一个完整的无线网络的运作模型。例如,用户可以改进atm转换器的算法,并建立其基于微处理器包括高速缓存与内存与总线、通信处理方法的应用模型。 G、VCC 虚拟协同设计工具包 它就是用来进行基于可重用的ip核的系统级设计环境。 3、逻辑设计与验证(LDV) LDV包括的模块有:

Cadence课程设计报告

集成电路设计原理课程设计报告 姓名： xxx 学号：xxxxxxxxx

指导教师：xx 一、课程设计目的 1、掌握集成电路典型制造工艺流程及其所需的光刻掩膜版，以及每块光刻掩膜版的作用，能够识别集成电路版图； 2、掌握集成电路性能与电路结构和器件尺寸之间的关系，能够正确分析和设计电路，学会电路图录入和电路模拟软件（spice）的使用； 3、掌握集成电路性能与版图布局布线之间的关系，能够合理进行版图规划； 4、掌握集成电路版图设计规则的含义以及消除或减小寄生效应的措施，能够正确设计集成电路版图，学会版图录入和版图设计规则检查（DRC）软件的使用； 5、学会电路与版图一致性检查（LVS）、版图参数提取（LPE）及版图后模拟软件的使用。 二、课程设计内容 1、提取电路。

2、版图和所提取的电路图一致性检测（LVS）。 3、电路分析。 4、电路功能仿真。 5、画出版图，并进行DRC检测。 6、将自己所画出的版图和原来的电路图进行一致性检测 三、设计过程 （一）从给出的版图中提电路。 1 2、提出电路并绘制电路，绘制完毕后将电路进行整理，并对电路中每一 个管子进行参数设置。 电路图如下：

（二）从电路图中分析电路功能。 初步分析电路，发现其为一个带使能端E的D触发器，E=1时D触发器有效，反之无效 （三）通过做LVS，将电路图与版图信息进行比较。 a)导出cdl，gds及rul文件。 1）、导出cdl文件（电路图）。 Icfb 中 file——export——cdl，修改路径及文件名。 如果导出失败，则可以在终端键入vi 查看错误。

2）、导出.gds文件（版图）。 Icfb中file——export——stream，修改路径及文件名。 如果导出失败，可以在终端键入vi 查看错误。 3）、修改.rul文件。 在终端 /kecheng/yangx216路径下键入vi 进入rul文件修改。PRIMARY改为x216, INDISK改为。 4）、修改文件。 在终端 /kecheng/x216路径下键入vi , 进入.cdl文件进行修改，由于cdl 文件中p管用PM表示，n管用NM表示，而.gds文件中p管用P表示，n管用N表示，所以必须在cdl文件中加入equiv P=PM N=NM，或者在导出cdl文件时填写，否则无法进行比较。 5）、进行LVS 在终端键入LOGLVS进入软件运行环境。 依次键入 cir