实用多功能数字时钟设计verilog

题

EDA课程设计

目

学生姓名：梅泽霖

学号：1211002015

专业：电子科学与技术

完成日期：2014年1月15日

实用多功能数字时钟设计

一、设计要求

数字钟具有整点报时和校时功能。

（1）以4位LERD数码管显示时、分，时为24进制。

（2）时、分显示数字之间以小数点间隔，小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时。

（3）整点报时采用蜂鸣器实现。每当整点前控制蜂鸣器以低频鸣响4次，响1s、停1s，直到整点前一秒以高频响1s，整点时结束。

（4）采用两个按键分别控制“校时”或“校分”。按下“校时”键时，时显示值以0~23循环变化；按下“校分”键时，分显示值以0~59循环变化，但时显示值不能变化。

二、背景知识介绍

（1）Verilog HDL简介

Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。

Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。

Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。

（2）Quartus工程说明

创建工程时，路径中不允许有中文。

选择芯片系列：Cyclone II

选择芯片型号：EP2C8Q208C8

（创建的工程文件名为：*.qpf文件）

与工程设置：

Assignments -> Settings

弹窗右上角：Device…

Device and Pin Options -> Configuration ->

Use configuration device: EPCS1

Device and Pin Options -> Dual-Purpose Pins -> nCEO : Use as regular I/O

创建Verilog文件，和 Block Diagram文件。

完成编译后，下载。

编译：Processing -> Start Compilation

引脚分配：Assignments -> Pin Planner

下载程序：Tools -> Programmer ->

Hardware Setup…: 选择对应的下载方式

Mode: JATG

注意文件名后缀为：*.sof

并勾选: Program/Configure

连接下载器线，和USB电源线，点击“Start”下载。

Progress:绿色100%，完成。

该下载方式：掉电后消失，须重新下载。

三、硬件设计

硬件配置

硬件搭建图

引脚配置图

四、软件设计

（1）Modelsim仿真

1.主程序

module led(clk,clr,miao,fen1,fen2,shi1,shi2,a,jiaos,jiaof,Ring,

input clk,clr;

input jiaos,jiaof,sel;

output miao,fen1,fen2,shi1,shi2,seg; reg [3:0] fen1,fen2,shi1,shi2;

reg miao;

reg [3:0] sfbz;

output reg[7:0] a;

output reg Ring;

output reg[1:0] sel;

output reg[6:0] seg;

always @(posedge clk)

begin

if(clr)

miao<=0;

else

miao=~miao;

end

always @(posedge miao or clr)

begin

if(clr)

a<=0;

else if (a==8'd59)

a<=0;

else

a<=a+1;

end

always @(posedge miao or clr)

begin

if(clr)

fen1<=0;

else if(jiaof && fen1<4'd9)

fen1<=fen1+1;

else if(jiaof && fen1==4'd9)

fen1<=0;

else if(fen1==4'd9 && a==8'd59)

fen1<=0;

else if (a==8'd59 && (a+1)==8'd60)

fen1<=fen1+1;

else fen1<=fen1;

end

always @(posedge miao or clr)

begin

if(clr)

fen2<=0;

else if(jiaof && fen1==4'd9 && fen2<5) fen2<=fen2+1;

else if(fen2==5 && fen1==9 && a==8'd59) fen2<=0;

else if(fen1==9 && a==8'd59)

fen2<=fen2+1;

else

end

always @(posedge miao or clr )

begin

if (clr)

shi1<=0;

else if(jiaos && shi1<4'd9)

shi1=shi1+1;

else if(jiaos && shi1==4'd9)

shi1<=0;

else if(shi1==8'd3 && fen1==8'd9 && fen2==8'd5 && a==8'd59 && shi2==4'd2) begin

shi1<=0;

shi2<=0;

end

else if( fen1==8'd9 && fen2==8'd5 && a==8'd59 && shi1==8'd9)

shi1<=0;

else if( fen1==8'd9 && fen2==8'd5 && a==8'd59)

shi1<=shi1+1;

else shi1<=shi1;

end

always @(posedge miao or clr)

begin

if (clr)

shi2<=0;

else if(jiaos && shi2<4'd2)

shi2=shi2+1;

else if(shi1==8'd3 && fen1==8'd9 && fen2==8'd5 && a==8'd59 && shi2==2) shi2<=0;

else if( fen1==8'd9 && fen2==8'd5 && a==8'd59 && shi1==8'd9)

shi2<=shi2+1;

else shi2<=shi2;

end

always@(fen1 or fen2 or miao)

if(fen1==8'd9 && fen2==8'd5)

case (a)

8'd51:Ring=1;

8'd53:Ring=1;

8'd55:Ring=1;

8'd57:Ring=1;

8'd59:Ring=1;

default:Ring=1'b0;

endcase

else

Ring=1'b0;

endmodule

2.测试程序

module ledtest1;

reg clk,clr;

wire [3:0] fen1,fen2,shi1,shi2;

wire miao;

wire Ring;

wire [7:0] a;

reg jiaos,jiaof;

led u1(clk,clr,miao,fen1,fen2,shi1,shi2,a,jiaos,jiaof,Ring); initial

begin

#10 clk=1;

#10 clr=1;

#10 clr=1;

#10 clr=0;

#100 jiaof=0;

#100 jiaos=0;

#100000 jiaof=1;

#100000 jiaos=1;

#100 jiaof=0;

#100 jiaos=0;

clr=0;

end

always #10 clk=~clk;

endmodule

3.Modelsm程序仿真

4

(2) QuartusII仿真

1.主程序

module led(clk,clr,miao,jiaos,jiaof,Ring,sel,seg);

input clk,clr;

input jiaos,jiaof;

output miao,seg,sel;

reg [3:0] fen1,fen2,shi1,shi2;

reg [21:0] div;

reg miao,clkd;

reg[7:0]seg;

reg[3:0]sel,nsel;

reg[3:0]sfbz;

reg[7:0] a;

output reg Ring;

always @(posedge clk)

begin

if(~clr)

div<=0;

else if(div==21'b111111111111111111111)

div<=0;

else

div<=div+1;

end

always @(posedge clk )

begin

if(~clr)

clkd<=0;

else if(div==21'b111111111111111111111)

clkd<=~clkd;

else clkd<=clkd;

end

always @(posedge clkd)

begin

if(~clr)

miao<=0;

else

miao=~miao;

end

always @(posedge miao or negedge clr) begin

if(~clr)

a<=0;

else if (a==8'd59)

a<=0;

else

a<=a+1;

end

always @(posedge miao or negedge clr) begin

if(~clr)

fen1<=0;

else if(!jiaof && fen1<4'd9)

fen1<=fen1+1;

else if(!jiaof && fen1==4'd9)

fen1<=0;

else if(fen1==4'd9 && a==8'd59)

fen1<=0;

else if (a==8'd59 && (a+1)==8'd60)

fen1<=fen1+1;

else fen1<=fen1;

end

always @(posedge miao or negedge clr)

begin

if(~clr)

fen2<=0;

else if(!jiaof && fen1==4'd9 && fen2<5)

fen2<=fen2+1;

else if(!jiaof && fen1==4'd9 && fen2==5)

fen2<=0;

else if(fen2==5 && fen1==9 && a==8'd59)

fen2<=0;

else if(fen1==9 && a==8'd59)

fen2<=fen2+1;

else

fen2<=fen2;

end

always @(posedge miao or negedge clr )

begin

if (~clr)

shi1<=0;

else if(!jiaos &&shi2<=1 && shi1<4'd9)

shi1<=shi1+1;

else if(!jiaos &&shi2==2&& shi1<4'd3)

shi1<=shi1+1;

else if(!jiaos && shi1==4'd9)

shi1<=0;

else if(!jiaos && shi2==2&& shi1==4'd3)

shi1<=0;

else if( fen1==8'd9 && fen2==8'd5 && a==8'd59 && shi1==8'd9) shi1<=0;

else if( fen1==8'd9 && fen2==8'd5 && a==8'd59)

shi1<=shi1+1;

else shi1<=shi1;

end

always @(posedge miao or negedge clr)

begin

if (~clr)

shi2<=0;

else if(!jiaos && shi2<4'd2 &&shi1==9)

shi2<=shi2+1;

else if(!jiaos && shi2==4'd2 && shi1==3)

shi2<=0;

else if(shi1==8'd3 && fen1==8'd9 && fen2==8'd5 && a==8'd59 && shi2==2) shi2<=0;

else if( fen1==8'd9 && fen2==8'd5 && a==8'd59 && shi1==8'd9)

shi2<=shi2+1;

else shi2<=shi2;

end

always@(fen1 or fen2 or miao)

begin

if(fen1==8'd9 && fen2==8'd5)

case (a)

8'd51:Ring=1;

8'd53:Ring=1;

8'd55:Ring=1;

8'd57:Ring=1;

8'd59:Ring=1;

default:Ring=1'b0;

endcase

else

Ring=1'b0;

end

always@(posedge clk or negedge clr)

begin

if(~clr)

sel<=4'b0000;

else

sel<=nsel;

end

/*always@(posedge clk)

begin

if(~clr)

seg=7'b11000000;

end*/

always@(sel)

begin

case(sel)

4'b0000: nsel=4'b1000;

4'b1000: nsel=4'b0100;

4'b0100: nsel=4'b0010;

4'b0010: nsel=4'b0001;

4'b0001: nsel=4'b0000;

default:nsel=4'b0000;

endcase

end

always@(sel)

begin

case(sel)

4'b0010:sfbz=fen2;

4'b0001:sfbz=fen1;

4'b1000:sfbz=shi2;

4'b0100:sfbz=shi1;

default:sfbz=4'b0000;

endcase

end

always@(sfbz)

begin

case(sfbz)

4'b0000:seg=8'b11000000;

4'b0001:seg=8'b11111001;

4'b0010:seg=8'b10100100;

4'b0011:seg=8'b10110000;

4'b0100:seg=8'b10011001;

4'b0101:seg=8'b10010010;

4'b0110:seg=8'b10000010;

4'b0111:seg=8'b11111000;

4'b1000:seg=8'b10000000;

4'b1001:seg=8'b10010000;

default:seg=7'b11000000;

endcase

end

endmodule

五、课程设计心得体会

xx：课程设计是我们专业课程知识综合应用的实践训练，着是我们迈向社会，从事职

业工作前一个必不少的过程．”千里之行始于足下”，通过这次课程设计，我深深体会到这句千古名言的真正含义．我今天认真的进行课程设计，学会脚踏实地迈开这一步，就是为明天能稳健地在社会大潮中奔跑打下坚实的基础。

通过这次课程设计，本人在多方面都有所提高。通过这次课程设计，综合运用本专业所学课程的理论和生产实际知识进行一次汽车尾灯设计工作的实际训练从而培养和提高学生独立工作能力，巩固与扩充了Verilog等课程所学的内容，掌握设计的方法和步骤，

同时各科相关的课程都有了全面的复习，独立思考的能力也有了提高。

多功能数字时钟设计

课程设计报告 学生姓名:刘佳 学 号：2017307010102 学院:电气工程学院 班级:通信171 题目:多功能数字时钟设计 指导教师：刘晓峰职称: 高级实验师指导教师：杨修宇职称: 实验师 2018 年 12 月 28 日

目录 1. 设计要求 (3) 2. 设计原理及框图 (3) 2.1 模块组成 (3) 3. 器件说明 (4) 4. 设计过程 (8) 4.1显示电路模块设计 (8) 4.2时钟脉冲电路模块设计 (9) 4.3计时模块电路设计 (10) 4.4计时校时控制模块电路设计 (11) 4.5整点报时与定点报时模块电路设计 (12) 5. 仿真调试过程 (13) 6. 收音机原理及焊接调试 (14) 6.1收音机原理 (14) 6.2收音机焊接工艺要求 (16) 6.3收音机调试过程 (16) 7. 设计体会及收获 (17)

1. 设计要求 (1)以24小时为一个计时周期，稳定的显示时、分、秒。 (2)当电路发生走时误差时，可以对所设计的时钟进行校时。 (3)电路有整点报时功能。报时声响为四低一高，最后一响高音正好为整点。 (4)电路具有闹钟功能，当闹钟所设定时间与时钟计时相同时，发出提示音， 时长为一分钟。 2. 设计原理及框图 2.1 模块组成 多功能数字时钟由时钟脉冲电路模块、秒计时模块、分计时模块、时计时模块、显示模块、计时校时控制模块、定点报时模块与整点报时模块组。如图1所示。 图1 多功能数字时钟原理框图 多功能数字时钟由时钟脉冲电路模块、秒计时模块、分计时模块、时计时模块、显示模块、计时校时控制模块、定点报时模块与整点报时模块组成。时钟脉冲电路模块由振荡电路与分频电路组成，为数字时钟提供秒脉冲信号、定点整点报时信号以及调试信号。计时电路包括“秒”计时、“分”计时与“时”计时电

数字系统设计与verilog HDL课程设计

数字系统设计与verilog HDL课程设计 设计题目：实用多功能数字钟 专业：电子信息科学与技术 班级：0313410 学号：031341025 姓名：杨存智 指导老师：黄双林

摘要 本课程设计利用QuartusII软件Verilog VHDL语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能。 单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。 关键字：多功能数字钟、Verilog、模块、调试、仿真、功能

目录 1．课程设计的目的及任务............................................................. 错误！未定义书签。 1.1 课程设计的目的 (3) 1.2 课程设计的任务与要求 (4) 2．课程设计思路及其原理 (4) 3．QuartusII软件的应用 (5) 3.1工程建立及存盘 (5) 3.2工程项目的编译 (5) 3.3时序仿真 (6) 4．分模块设计、调试、仿真与结果分析 (7) 4.1 clk50mto1时钟分频模块 (7) 4.2 adder加法器模块 (7) 4.3 hexcounter16 进制计数器模块 (7) 4.4 counter_time 计时模块 (8) 4.5 alarm闹铃模块 (8) 4.6 sound_ddd嘀嘀嘀闹铃声模块 (9) 4.7 sound_ddd_du嘀嘀嘀—嘟声音模块 (9) 4.8 alarm_time闹钟时间设定模块 (10) 4.9 bitsel将输出解码成时分秒选择模块 (10) 4.10 switch去抖模块 (11) 4.11 led译码显示模块 (11) 4.12 clock顶层模块 (12) 5．实验总结 (13) 5．1调试中遇到的问题及解决的方法 (13) 5.2实验中积累的经验 (14) 5.3心得体会 (14) 6．参考文献 (14) 1.1 课程设计的目的 通过课程设计的锻炼，要求学生掌握V erilog HDL语言的一般设计方法，掌握VerilogHDL语言的基本运用，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，基于实践、源于实践，实践出真知，实践检验真理，培养学生的

数字时钟设计原理

数字时钟设计——原理图一．实验目的 设计一个多功能数字中电路，基本功能为：①准确计时，以数字形式显示分、秒的时间；②分和秒的计时要求为60进位；③校正时间。 二．设计框图和工作原理 由振荡器产生高稳定的高频脉冲信号，作为数字钟的时间基准（系统时钟），再经分频器输出标准秒脉冲信号。秒计数器计满60后向分计数器进位，分计数器计满60后重新开始计时。计数器的输出经译码器送显示器。计时出现误差时可以用校时电路进行校分。 三．设计方案

1.振荡器的设计 振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高。 在这里我们选用由集成电路定时器555与RC组成的多谐振荡器。这里选用555构成的多谐振荡器，输出振荡频率v0＝1KHz的脉冲，电路参数如下图所示。 2.分频器的设计 选用3片中规模集成电路计数器74LS90可以完成分频功能。因为每片为1／10分频，3片级联则可获得所需要的频率信号，即第1片的Q3端输出频率为100HZ，第2片的Q3端输出为10Hz，第3片的Q3端输出为1Hz。分频电路如下图所示：

3.分秒计数器的设计 分和秒计数器都是模M=60的计数器，其计数规律为：00-01-… -58-59-00…选74LS92作十位计数器，74LS90作个位计数器。再将它们级联组成模数M=60的计数器。分秒计数电路如下： 74LS90的原理图如下： 74LS92的原理图如下： 4.校时电路的设计 当数字钟接通电源或者计时出现误差时，需要校正时间(或称校时)。校时是数字钟应具备的基本功能。一般电子手表都具有时、分、秒等校时功能。为使

数字电路时钟设计verilog语言编写--

电子线路设计与测试 实验报告 一、实验名称 多功能数字钟设计 二、实验目的 1.掌握可编程逻辑器件的应用开发技术 ——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法；

4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计。 三、设计内容及要求 1．基本功能 具有“秒”、“分”、“时”计时功能，小时按24小时制计时。 具有校时功能，能对“分”和“小时”进行调整。 2.扩展功能 仿广播电台正点报时。在59分51秒、53秒、55秒、57秒发出低音512Hz 信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点。 定时控制，其时间为23时58分。 3.选做内容 任意时刻闹钟（闹钟时间可设置）。 自动报整点时数。 四．系统框图与说明 数字钟框图

1.数字钟电路系统由主体电路和扩展电路两大部分所组成。 2.秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器按照“24进制”规律计数。 3.计数器的输出经译码器送显示器。 五．设计步骤 1.列写多功能数字钟设计--层次结构图 2.拟定数字钟的组成框图，在Max+Plus II软件中，使用Verilog语言输入，采用分层次分模块的方法设计电路； 3.设计各单元电路并进行仿真； 4.对数字钟的整体逻辑电路图，选择器件，分配引脚，进行逻辑综合； 5.下载到Cyclone II FPGA实验平台上，实际测试数字钟的逻辑功能。

六．Verilog代码 //24进制时钟, 具有计时、校时、仿广播电台正点报时、固定时刻定时，任意时刻闹钟等功能 module clock_main(LED_Hour,LED_Minute,LED_Second,Alarm,CP_1KHz,Jsh_Min_key,Jsh_Hour_ke y,Set_Hour_key,Set_Min_key,Show,Ctrl_Bell); input CP_1KHz;//定义输入时钟 input Jsh_Min_key,Jsh_Hour_key;//定义校时按键 input Set_Hour_key,Set_Min_key;//定义闹钟定时按键 input Show; //定义显示模式按键 input Ctrl_Bell;//定义闹钟铃声控制 output [7:0]LED_Hour,LED_Minute,LED_Second;//定义输出变量 wire [7:0]LED_Hour,LED_Minute,LED_Second;//定义输出变量类型 wire [7:0]Hour,Minute,Second; wire [7:0]Set_Hour_Out,Set_Min_Out; wire Out_1Hz,Out_500Hz;//定义分频模块输出变量类型 reg Alarm_Ring,Alarm_Clock_1KHz;//定义仿广播电台报时和固定时刻定时铃声 output Alarm;//蜂鸣器输入 supply1Vdd; wire Alarm_Clock;//任意时刻闹钟闹铃 wire MinL_EN,MinH_EN,Hour_EN;//定义中间变量类型 //分频 fre_dividerFD0(Out_1Hz,Out_500Hz,Vdd,Vdd,CP_1KHz); //正常计时 counter10 U1(.Q(Second[3:0]),.nCR(Vdd),.EN(Vdd),.CP(Out_1Hz)); counter6 U2(.Q(Second[7:4]),.nCR(Vdd),.EN(Second[3:0]==4'h9),.CP(Out_1Hz)); assignMinL_EN=Jsh_Min_key?Vdd:(Second==8'h59); assign MinH_EN=(Jsh_Min_key&&(Minute[3:0]==4'h9))||(Minute[3:0]==4'h9)&&(Second==8'h59 ); counter10 U3(.Q(Minute[3:0]),.nCR(Vdd),.EN(MinL_EN),.CP(Out_1Hz)); counter6 U4(.Q(Minute[7:4]),.nCR(Vdd),.EN(MinH_EN),.CP(Out_1Hz)); assign Hour_EN=Jsh_Hour_key?Vdd:((Minute==8'h59)&&(Second==8'h59)); counter24 U5(Hour[7:4],Hour[3:0],Vdd,Hour_EN,Out_1Hz); //仿广播电台正点报时 baoshi BS1(Alarm_Ring,Minute,Second,Out_500Hz,CP_1KHz);//在59分51秒、53秒、55秒、57秒发出低音512Hz信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点 //固定时刻定时

多功能数字电子钟的设计

学号20103010342 毕业设计说明书 设计题目多功能数字电子钟的设计 系部机械电子系 专业机电一体化 班级机电103 班 姓名关付玲 指导教师肖玉玲 2012年 10月 13日

摘要 摘要：数字钟是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒。一个基本的数字钟电路主要由秒信号发生器、“时、分、秒、”计数器、译码器及显示器组成。由于采用纯数字硬件设计制作，与传统的机械表相比，它具有走时准，显示直观，无机械传动装置等特点。本设计中的数字时钟采用数字电路实现对“时”、“分”、“秒”的显示和调整。通过采用各种集成数字芯片搭建电路来实现相应的功能。具体用到了555震荡器，74LS90及与非，异或等门集成芯片等。该电路具有计时，整点报时和校时的功能。在对整个模块进行分析和画出总体电路图后，对各模块进行仿真并记录仿真所观察到的结果。实验证明该设计电路基本上能够符合设计要求！ 关键词：计数器；译码显示器；校时电路；

Abstract Abstract:Digital clock is a "time", "Sub", "second" displays the organ in human visual mechanism. Its time for a period of 24 hours, show full scale 23:59 for 59 seconds. A basic digital clock circuits consists of second signal generator, "hours, minutes, seconds," counters, decoders and display components. Because of its pure digital hardware design, compared with the traditional mechanical watch, it has left, presents an intuitive, non-mechanical transmission device and so on. This digital clock used in the design of digital circuits on the "time" and "min", "second" display and adjustment. Through the use of integrated digital chip circuit structures to achieve appropriate functionality. Specific use of 555 oscillator, 74LS90 and non-, exclusive-or gate integrated circuits and so on. The circuits with timing, the whole point of time and error correction capabilities. In the analysis of the entire module and overall circuit diagram is painted, simulation to emulation and modules record the observed results. Experimental proof of the design circuit can basically meet the design requirement! Key words：Counter ,ten decoding display , citcuit Shool

#用Verilog语言编写的多功能数字钟

2009—2010学年第二学期 《数字电子技术课程设计》报告 专业班级：电气-08-1 姓名：曹操 学号：08051127 设计日期：2010年8月23日~27日 一．设计题目 多功能数字钟电路设计 二．设计任务及要求 多功能数字钟应该具有的功能有：显示时—分—秒、整点报时、小时和分钟可调等基本功能。整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的范围为0~23时。 在实验中为了显示的方便，由于分钟和秒钟显示的范围都是从0~59，所以可以用一个3位的二进制码显示十位，用一个四位的二进制码（BCD 码）显示个位，对于小时因为他的范围是从0~23，所以可以用一个2位的二进制码显示十位，用一个4位的二进制码（BCD码）显示个位。

实验中由于七段码管是扫描的方式显示，所以虽然时钟需要的是1Hz 时钟信号，但是扫描需要一个比较高频率的信号，因此为了得到准确的1Hz 信号，必须对输入的系统时钟50Mhz进行分频。 对于整点报时功能，本实验设计的是当进行正点的倒计时5秒时，让LED来闪烁进行整点报时的提示。 调整时间的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时；S2调整分钟，每按下一次，分钟增加一分钟。另外用S8按键作为系统时钟复位，复位后全部显示00—00—00。 管脚分配如下表： 端口名使用模块信号对应FPGA管脚说明 S1 按键开关S1 R16 调整小时 S2 按键开关S2 P14 调整分钟 RST 按键开关S8 M15 复位 LED LED模块D1 L14 整点倒计时 LEDAG0 数码管模块A段N4 时间显示 LEDAG1 数码管模块B段G4 LEDAG2 数码管模块C段H4 LEDAG3 数码管模块D段L5 LEDAG4 数码管模块E段L4 LEDAG5 数码管模块F段K4 LEDAG6 数码管模块G段K5 SEL0 数码管选择位1 M4 8个数码管

基于单片机的数字钟设计-(1)

基于单片机的数字时钟摘要 20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。 单片机模块中最常见的是数字钟，数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。 本课题主要研究的是基于单片机的数字钟设计，采用AT89C51单片机作为系统的主控芯片,外接LED显示电路,按键电路，晶振电路，复位电路模块构成一个简单的数字钟。通过按键电路能对时、分、秒分别进行设置和实时调整，并将结果显示在数码管上。 关键词：数字钟，单片机，数码管

Abstract Author：cheng dong Tutor：wang xin Electronic technology has been developed rapidly in the 20 century,with its modern electronic products, pushed by almost permeated every area of society has vigorously promoted social productive forces development and improvement of social informatization level, also make modern electronic product performance further improved, and the rhythm of upgrade its products is becoming more and more quickly. The most common SCM module is a digital clock, a digital clock is a kind of digital circuit technology implementation, minutes and seconds, the timing device with mechanical clock compared with higher accuracy and intuitive and no mechanical device, has more longer service life, so it has been widely used. This topic research is the digital clock design based on SCM, AT89C51 SCM as the main control chip system, external LED display circuit, key circuits, crystals circuit, reset circuit module constitute a simple digital clock. Through the key circuits can respectively the diffculties, minutes and seconds setting and real-time adjustment, and the result showed that in the digital tube. Key words:digital clock SCM ; digital

Verilog HDL数字时钟课程设计

课程设计报告 课程设计名称：EDA课程设计课程名称：数字时钟 二级学院：信息工程学院 专业：通信工程 班级：12通信1班 学号：1200304126 姓名：@#$% 成绩： 指导老师：方振汉 年月日

目录 第一部分 EDA技术的仿真 (3) 1奇偶校验器 (3) 1.1奇偶校验器的基本要求 (3) 1.2奇偶校验器的原理 (3) 1.3奇偶校验器的源代码及其仿真波形 (3) 28选1数据选择器 (4) 2.18选1数据选择器的基本要求 (4) 2.28选1数据选择器的原理 (4) 2.38选1数据选择器的源代码及其仿真波形 (5) 34位数值比较器 (6) 3.14位数值比较器的基本要求 (6) 3.24位数值比较器的原理 (6) 3.34位数值比较器的源代码及其仿真波形 (7) 第二部分 EDA技术的综合设计与仿真（数字时钟） (8) 1概述 (8) 2数字时钟的基本要求 (9) 3数字时钟的设计思路 (9) 3.1数字时钟的理论原理 (9) 3.2数字时钟的原理框图 (10) 4模块各功能的设计 (10) 4.1分频模块 (10) 4.2计数模块（分秒/小时） (11) 4.3数码管及显示模块 (13) 5系统仿真设计及波形图........................... 错误！未定义书签。5 5.1芯片引脚图.................................... 错误！未定义书签。5 5.2数字时钟仿真及验证结果 (16) 5.3数字时钟完整主程序 (17) 6课程设计小结 (23) 7心得与体会 (23) 参考文献 (24)

多功能数字钟的设计与实现

多功能数字钟的设计与实现一、实验目的 1．掌握数字钟的设计原理。 2．用微机实验平台实现数字钟。 3．分析比较微机实现的数字钟和其他方法实现的数字钟。 二、实验内容与要求 使用微机实验平台实现数字钟。 1．基本要求如下： 1) 24 小时制时间显示。 2) 3) 4)可以随时进行时间校对。 整点报时。 闹钟功能，要求设置起闹时间时，不影响时钟的正常走时。 2．提高要求 1) 2)校时时相应位闪烁。能够设置多个起闹点。 三、实验报告要求 1．设计目的和内容 2．总体设计 3．硬件设计：原理图（接线图）及简要说明 4．软件设计框图及程序清单 5．设计结果和体会（包括遇到的问题及解决的方法） 四、系统总体设计 根据设计要求，初步思路如下： 1）计时单元由定时/计数器8253的通道0 来实现。定时采用硬件计数和软件技术相结合的方式，即通过8253产生一定的定时时间，然后再利用软件进行计数，从而实现24小时制定时。8253定时时间到了之后产生中断信号，8253在中断服务程序中实现时、分、秒的累加。 2）时间显示采用实验平台上的6个LED数码管分别显示时、分、秒，采用动态扫描方式实现。 3）校时和闹铃定时通过键盘电路和单脉冲产生单元来输入。按键包括校时键、闹钟定时键、加1键和减1键等。

4） 报警声响用蜂鸣器产生，将蜂鸣器接到 8255 的一个端口，通过输出电平的高低来 控制蜂鸣器的发声。 系统硬件设计主要利用微机实验平台上的电路模块。硬件电路主要由键盘电路、 单脉冲产生单元、8253 定时计数器、8255 并行接口单元、8259 中断控制器、LED 显 示电路和蜂鸣器电路等等。系统的硬件电路设计框图如图 1 所示。 图 1 硬件电路框图 五、硬件设计 根据设计思路，硬件电路可通过实验平台上的一些功能模块电路组成，由于实验平台 上的各个功能模块已经设计好，用户在使用时只要设计模块间电路的连接，因此，硬件电 路的设计及实现相对简单。完整系统的硬件连接如图 2 所示。硬件电路由定时模块、按键 模块、数码管显示模块和蜂鸣器模块组成。 Q6 路 图 2 系统硬件电路图 微机系统 8253 8255 8259 数码管显示 电路 键盘电路 蜂鸣器电路 单脉冲发生 单元 单脉冲发 生单元 键盘电路 8255 PA0 PB0 PC 8253 OUT0 GATE0 Clk0 地址 CS1 译码 CS2 电路 CS3 CS4 数码管显示模块 8259 IRQ2 IRQ3 IRQ5 PC BUS 蜂鸣器 单脉冲发 生单元

数字钟设计(带仿真和连接图)

- 数字电子技术课程设计报告 题目：数字钟的设计与制作 ： 专业：电气本一班 学号：姓名： 指导教师： 时间： - —

一、设计内容 数字钟设计 … 技术指标： （1）时间以24小时为周期； （2能够显示时,分,秒; （3）有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间; (4)计时过程具有报时功能,当时间到达整点前5秒进行蜂鸣报时; (5)为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号. ~ 二、设计时间： 第十五、十六周 三、设计要求： （1）画出设计的电路原理图； $ (2) 选择好元器件及给出参数，在原理图中反应出来； （3）并用仿真软件进行模拟电路工作情况； （4）编写课程报告。

！ 摘要 数字钟实际上是一个对标准频率（1Hz）进行计数的计数电路。振荡器产生的时钟信号经过分频器形成秒脉冲信号，秒脉冲信号输入计数器进行计数，并把累计结果以“时”、“分”、“秒”的数字显示出来。秒计数器电路计满60后触发分计数器电路，分计数器电路计满60后触发时计数器电路，当计满24小时后又开始下一轮的循环计数。一般由振荡器、分频器、计数器、译码器、数码显示器等几部分组成。 振荡电路：主要用来产生时间标准信号，因为时钟的精度主要取决于时间标准信号的频率及稳定度，所以采用石英晶体振荡器。 分频器：因为振荡器产生的标准信号频率很高，要是要得到“秒”信号，需一定级数的分频器进行分频。 计数器：有了“秒”信号，则可以根据60秒为1分，24小时为1天的进制，分别设定“时”、“分”、“秒”的计数器，分别为60进制，60进制,24进制计数器，并输出一分，一小时，一天的进位信号。 译码显示：将“时”“分”“秒”显示出来。将计数器输入状态，输入到译码器，产生驱动数码显示器信号，呈现出对应的进位数字字型。 由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路可以对分和时进行校时。另外，计时过程要具有报时功能，当时间到达整点前10秒开始，蜂鸣器1秒响1秒停地响5次。 } 为了使数字钟使用方便，在设计上使用了一个变压器和一个整流桥来实现数字钟电能的输入，使得可以方便地直接插入220V的交流电就可以正常地使用了。关键词数字钟振荡计数校正报时

基于VerilogHDL设计的数字时钟

深圳大学考试答题纸 (以论文、报告等形式考核专用) 二○18 ～二○19 学年度第一学期 课程编 1602080001 课程名称 号 学 姓名李思豪专业年级电子科学与技术16级1班号 题目：基于Verilog HDL设计的数字时钟 摘要：本文利用Verilog HDL语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 6.0和cyclnoe II EP2C35F672C6完成综合、仿真。此程序通过下载到FPGA芯片后，可应用于实际的数字钟显示中 关键词：Verilog HDL；硬件描述语言；FPGA

目录 一、实验任务 (3) 实验目的 (3) 实验要求 (3) 二、设计思路 (3) 三、实验结果 (10) 四、总结与收获 (14)

一、实验任务 实验目的 1.深入了解基于quartus ii工具的复杂时序逻辑电路的设计。 2.理解并熟练利用EDA工具进行综合设计。 3.熟练掌握芯片烧录的流程及步骤。 4.掌握Verilog HDL 语言的语法规范及时序电路描述方法。 实验要求 设计一个带秒表功能的24 小时数字钟，它包括以下几个组成部分： ①显示屏，由6 个七段数码管组成，用于显示当前时间(时：分，秒)或设置的秒表时间； ②复位键复位所有显示和计数 ③设置键，用于确定新的时间设置，三个消抖按键分别用于时分秒的设置 ④秒表键，用于切换成秒表功能 基本要求 (1) 计时功能：这是本计时器设计的基本功能，每隔一秒计时一次，并在显示屏上显示当前时间。 (2) 秒表功能：设置时间，进行倒计时功能 (3) 设置新的计时器时间：按下设置键后，用户能通过时分秒三个消抖按键对时间进行设置。 二、设计思路 1、总原理框图：

多功能数字钟(课程设计版)

题目: 多功能数字钟电路设计 器材：74LS390，74LS48，数码显示器BS202， 74LS00 3片，74LS04，74LS08，电容，开关，蜂鸣器，电阻,导线 要求完成的主要任务: 用中、小规模集成电路设计一台能显示日、时、分秒的数字电子钟，要求如下： 1.由晶振电路产生1HZ标准秒信号。 2.秒、分为00-59六十进制计数器。 3.时为00-23二十四进制计数器。 4.可手动校正：能分别进行秒、分、时的校正。只要将开关置于手动位置。可分别对秒、分、时进行连续脉冲输入调整。 5.整点报时。整点报时电路要求在每个整点前鸣叫五次低音（500HZ），整点时再鸣叫一次高音（1000HZ）。 时间安排： 指导教师签名：年月日 系主任（或责任教师）签名：年月日

索引 摘要 (4) Abstract (4) 1系统原理框图 (6) 2方案设计与论证 (7) 2.1时间脉冲产生电路 (7) 2.2分频器电路 (10) 2.3时间计数器电路 (11) 2.4译码驱动及显示单元电路 (12) 2.5校时电路 (13) 2.6报时电路 (14) 3单元电路的设计 (15) 3.1时间脉冲产生电路的设计 (15) 3.2计数电路的设计 (16) 3.2.1 60进制计数器的设计 (16) 3.2.2 24进制计数器的设计 (16) 3.3 译码及驱动显示电路 (17) 3.4 校时电路的设计 (18)

3.5 报时电路 (19) 3.6电路总图 (21) 4仿真结果及分析 (22) 4.1时钟结果仿真 (22) 4.2 秒钟个位时序图 (22) 4.3报时电路时序图 (23) 4.4测试结果分析 (23) 5心得与体会 (24) 6参考文献 (24) 附录1原件清单 (26) 附录2部分芯片引脚图与功能表 (27)

基于verilog数字秒表的设计实现--生产实习报告

生产实习报告 班级：通信13-2班 姓名：闫振宇 学号：1306030222 成绩： 电子与信息工程学院 信息与通信工程系

基于verilog 数字秒表的设计实现 1. 概述 硬件描述语言HDL ( HardwareDescription Langyage) 是一种用形式化方法来描述数字电路和系统的语言。数字电路系统的设计这里用这种语言可以从上层倒下层逐层描述自设计思想用一系列分层的模块来表示极其复杂的数字系统，然后用EDA 工具逐层验证，把其中需要为具体物理电路的模块组合由自动综合工具转换到门级电路网表。Verilog HDL 是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。使用VERILOG 进行系统设计时采用的是从顶至下的设计，自顶向下的设计是从系统机开始巴西同划分为若干个基本单元，然后再把每个单元划分为下一层的基本单元，这样下去直到可以直接用EDA 元件库中的基本元件来实现为止。 2. 设计目的及要求 a. 有源晶振频率：50MHZ ； b. 测试计时范围：00' 00” 00 ~ 59 '，59显”示9的9 最长时间为59 分59 秒； c. 数字秒表的计时精度是10ms； d. 显示工作方式：六位BCD 七段数码管显示读数，两个按钮开关(一个按钮使秒表复位，另一个按钮控制秒表的启动/暂停)。 3. 设计原理秒表的逻辑结构较简单，它主要由四进制计数器、十六进制计数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ 计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止、启动以及清零复位。 秒表有共有6个输出显示，其中6个显示输出数据，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有 6 个计数器与之相对应； 6 个计数器的输出全都为BCD 码输出，这样便与同显示译码器连接。 利用一块芯片完成除时钟源，按键和显示器之外的所有数字电路功能。所有数字逻辑功能都在CPLD 器件上用Verilog 语言实现。这样设计具有体积小，设计周期短，调试方 便，故障率地和修改升级容易等特点。 本设计采用依次采用以下设计方法： 1）按键输入缓存，键盘消抖设计；

多功能数字时钟的设计

多功能数字钟设计与制作 一、引言 中国是世界上最早发明计时仪器的国家。有史料记载，汉武帝太初年间（纪元前104-101年）由落下闳创造了我国最早的表示天体运行的仪器——浑天仪。东汉时期（公元130年）张衡创造了水运浑天仪，为世界上最早的以水为动力的观测天象的机械计时器，是世界机械天文钟的先驱。盛唐时代，公元725年张遂（又称一行）和梁令瓒等人创制了水运浑天铜仪，它不但能演示天球和日、月的运动，而且立了两个木人，按时击鼓，按时打钟。第一个机械钟的灵魂——擒纵器用于计时器，这是中国科学家对人类计时科学的伟大贡献。它比十四世纪欧洲出现的机械钟先行了六个世纪。 第一只石英钟出现在二十世纪二十年代，从三十年代开始得到了推广，从六十年代开始，由于应用半导体技术，成功地解决了制造日用石英钟问题，石英电子技术在计时领域得到了广泛的应用。并取代机械钟做了更精确的时间标准。早在1880年，法国人皮埃尔·居里和保罗·雅克·居里就发现了石英晶体有压电的特性，这是制造钟表“心脏”的良好材料。科学家以石英晶体制成的振荡计时器和电子钟组合制成了石英钟。经过测试，一只高精度的石英钟表，每年的误差仅为 3~5秒。1942年，著名的英国格林尼治天文台也开始采用了石英钟作为计时工具。在许多场合，它还经常被列为频率的基本标准，用于日常测量与检测。大约在 1970 年前后，石英钟表开始进入市场，风靡全球。随着科学的进步，精密的电子元件不断涌现，石英钟表也开始变得小巧精致，它既是实用品，也是装饰品。它为人们的生活提供方便，更为人们的生活增添了新的色彩。在现行情况下根据简单实用强的、走时准确进行设计。而实验证明，钟表的振荡部分采用石英晶体作为时基信号源时，走时更精确、调整更方便。钟是一种计时的器具，它的出现开拓了时间计量的新里程。提起时钟大家都很熟悉，它是给我们指明时间的一种计时器，并且我们每天都要用到它。二十世纪八十年代中国的钟表业经历了一场翻天覆地的大转折。其表现在三个方面： 1）从生产机械表转为石英电子表； 2）曾占据中国消费市场四十多年的大型国有企业突然被刚刚冒起的“组业”

多功能数字钟设计Verilog语言编写

多功能数字钟设计 院系：电光学院 班级：*** 学号： *** 姓名： *** 指导老师：*** 时间：2010.4.20.

摘要：利用QuartusII软件设计一个数字钟，利用模块化的程序设计思想，核心 模块均采用Verilog语言编写（译码显示模块采用原理图设计），软件仿真调试编译成功后，再下载到SmartSOPC实验系统中。经过硬件测试，查找软件设计缺陷，并进一步完善软件，最终设计得到较为满意的多功能数字钟。 关键词：QuartusII; 多功能数字钟; 模块化; Verilog; 可编程; Abstract:Using the QuartusII software design a digital bell with the blocking method.The design takes theory drawing instead of Verilog language.After emluating and debuging successfully,translate and edit the code.Then,download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software. Keywords:QuartusII; digital bell; blocking method; VHDL; programmable; hardware 目录 设计内容简介 (3) 设计要求说明 (3) 方案论证（整体电路设计原理） (3) 各子模块设计理 (5) 分频模块： (5) 计数模块： (7) --校准模块程序实现： (8) --秒计数模块程序实现： (9) --分计数模块程序实现： (10) --时计数模块程序实现： (10) 整点报时模块： (12) 闹钟设定模块： (13) --闹钟调节模块程序实现： (14) --输出信号选择模块程序实现： (14) 彩铃模块： (15) 译码显示模块： (18) 万年历模块： (19) --日计数模块程序设计： (20) --月计数模块程序设计： (23) --年计数模块程序设计： (23) --万年历波形仿真结果： (25) 结论： (26) 实验感想： (26) 附图： (27)

使用Quartus进行多功能数字钟设计

EDA设计 使用Quartus II进行多功能数字钟设计 院系：机械工程 专业：车辆工程 姓名：张小辉 学号： 115101000151 指导老师：蒋立平、花汉兵 时间： 2016年5月25日

摘要 本实验是电类综合实验课程作业，需要使用到QuartusⅡ软件，（Quartus II 是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程）。本实验需要完成一个数字钟的设计，进行试验设计和仿真调试，实验目标是实现计时、校时、校分、清零、保持和整点报时等多种基本功能，并下载到SmartSOPC实验系统中进行调试和验证。 关键字：电类综合实验 QuartusⅡ数字钟设计仿真

Abstract This experiment is electric comprehensive experimental course work and need to use the Quartus II software, Quartus II is Altera integrated PLD / FPGA development software, schematic and VHDL, Verilog HDL and AHDL (Altera hardware description language support) etc. a variety of design input form, embedded in its own synthesizer and simulator can complete hardware configuration complete PLD design process from design entry to). The need to complete the design of a digital clock, and debug the design of experiment and simulation, the experimental goal is to achieve timing, school, reset, keep and the whole point timekeeping and other basic functions, and then download to the smartsopc experimental system debugging and validation. Key words: Electric power integrated experiment Quartus II Digital clock design Simulation

数字电子技术数字时钟设计书

数字电子技术数字时钟设计书一．前言 钟表作为一种定时工具被广泛的使用在生产生活的各方面。人类最初依靠太阳的角度来进行定时，所以受天气的影响比较大，为了克服依靠自然现象定时的缺点人们发明的机器钟表，电子钟表一系列的定时工具。自改革开放以来我国科技得以高速发展，尤其是电子技术的飞速发展。各种各样的电器器材凭空而出。 下面我们就以数字钟为例简单介绍一下。数字钟我们听到这几个字，第一反应就是我们所说的数字，不错数字钟就是以数字显示取代模拟表盘的钟表，数字电子钟是一种用数字电路技术实现时、分、秒计时的装置，与机式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，电子钟表具有价格便宜，质量轻，定时误差小等优点，被广泛的应用在生产，生活的各个方面。由于电子钟能提供精确又被广泛的运用在各种测量之中。 二．设计要求 1.设计一个能直接显示“分”、“秒”的数字电子钟,要求60分钟为一计 时周期。 2.电路具有校时(分)功能。 三．设计目的 此次实验设计目的在于培养学生们的操作实践能力。通过对数字时钟原理的学习，增强同学们的理论知识以及思维能力。此次实验设计不单是理论的实现，相反的，更多的在于操作能力的锻炼。通过对数字时钟的实践操作，让同学们从中收获甚多。学会元器件识别、测试和安装的方法，掌握万用表的使用方法，学

会利用软、硬件独立进行电子设备的整机装配、调试方法，并达到产品的质量要求，从而锻炼和提高学生的动手能力，巩固和加深对电子学理论知识的理解和掌握，为以后专业设计、课程设计及毕业设计准备必要的工艺知识和操作技能。培养学生综合运用理论知识解决实际问题的能力。掌握电子线路的基本原理、基本方法，掌握焊接的基本技能，达到焊点大小适中、均匀、圆润、光亮、无虚焊的要求，通过简单电器的安装制作，熟悉电子仪器的安装制作过程和电路的调试及简单故障排除的技能。 四．电路设计方案 多功能数字钟原理框架如图所示，电路包括以下几个部分：标准秒信号发生器、显示电路、分秒计数器、校时电路。