001 背景 三维集成封装中的TSV互连工艺研究进展_吴向东.caj

收稿日期：2012-06-28

三维集成封装中的TSV 互连工艺研究进展

吴向东

（中国电子科技集团公司第43研究所，合肥 230088）

摘　要：为顺应摩尔定律的增长趋势，芯片技术已来到超越“摩尔定律”的三维集成时代。电子系统进一步小型化和性能提高，越来越需要使用三维集成方案，在此需求推动下，穿透硅通孔（TSV ）互连技术应运而生，成为三维集成和晶圆级封装的关键技术之一。TSV 集成与传统组装方式相比较，具有独特的优势，如减少互连长度、提高电性能并为异质集成提供了更宽的选择范围。三维集成技术可使诸如RF 器件、存储器、逻辑器件和MEMS 等难以兼容的多个系列元器件集成到一个系统里面。文章结合近两年的国外文献，总结了用于三维集成封装的TSV 的互连技术和工艺，探讨了其未来发展方向。关键词：互连；三维集成；硅通孔

中图分类号：TN305.94 文献标识码：A 文章编号：1681-1070（2012）09-0001-05

Research Status of Through-Silicon Via Interconnection for 3D Integration Technology

WU Xiang-dong

（China Electronics Technology Group Corporation No .43 Research Institute , Hefei 230088, China ）Abstract: To meet the growing trend of Moore’s Law, chip technology has come “More than Moore” era of 3D integration. Further miniaturization of electronic systems and performance, 3D integration solution is needed more and more. As for the demand-driven, the through-silicon vias （TSV ）interconnect technology emerged as the three-dimensional integration and it is one of key techniques for 3D integration and wafer-level packaging. TSV integration is compared with raditional assembly methods, there are several advantages to adopt this technology. The main ones are: reduction of interconnects length, electrical performance improvement induced and wider range of possibilities for heterogeneous integration. 3D integration would then allow to build systems including several families of components usually hardly compatible, like RF devices, memory, logic and MEMS. In this paper, nearly two years of foreign literature about 3D-TSV integrated interconnect technology and processes are summarized, the future trend of technology is discussed.Key words: interconnection; 3D integration; TSV

1 引言

半导体技术的飞速发展，来自对IC 性能要求不断提高的需求驱动，如功能增强、尺寸减小、耗电量与成本降低等。电子系统进一步小型化和性能提

高，越来越需要使用三维集成方案，硅通孔（TSV ）

是三维集成电路中堆叠芯片实现互连的一种新技术解决方案。它是一种系统级架构的新方法，内部含有多个平面器件层的叠层，并经由TSV 在垂直方向实现相互连接。如图1所示。采用这种方式可以大幅缩小芯片尺寸，提高芯片的晶体管密度，改善层间

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电气互连性能，提升芯片运行速度，降低芯片的功耗、设计难度和成本。

TSV是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术。与以往IC封装键合和使用凸点的叠加技术不同，TSV 能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，大大改善芯片速度和低功耗的性能。它也被称为继键合、TAB和倒装焊之后的第四代封装技术。目前成为电子封装技术中最引人注目的一种技术。

以TSV互连技术为核心的三维集成技术主要影响的是芯片之间的互连结构，因此这种技术主要减小的是芯片间互连需用的电路板面积。该技术一般是采用多块存储或逻辑功能芯片垂直堆叠在一起，并将堆叠结构中上一层芯中制出的TSV连接在下层芯片顶部焊盘上的方式来实现。

该技术的潜在优势有：（1）连接长度可缩短至与薄晶圆厚度相同，可将逻辑区块作垂直堆叠，以取代水平分布导线互连方式，可大大降低逻辑区块间导线互连的平均导线长度；（2）可实现高密度、高深宽比的封装连接，能够整合复杂多晶片系统在硅晶圆上，可做多次物理性封装，其封装密度比目前先进多晶片模块更佳；（3）可避免共平面式长导线互连所产生的RC延迟，采用立体方式来缩短逻辑

区块间电性互连长度。

图1 用于3D晶圆级叠层TSV结构示意图

2 TSV技术发展驱动力

三维整合技术发展的首要驱动力是尺寸的缩小，也就是使封装体尽量缩小到最小体积。然而，使用并列封装、封装体与封装体之间的堆叠和晶片堆叠等方案，其导线连接长度仍然太长。因导线连接长度太长，会导致讯号传输速度变慢，以及增加电力消耗，所以三维整合技术是解决上述问题的最佳方案。现今市场上手持式电子产品皆为三维整合技术发展的最大诱因。目前有许多种基于堆叠方法的三维封装技术，如在晶片上进行3D整合、晶片到晶片或封装体到封装体的3D堆叠技术、IC三维整合，在所有三维封装技术中，TSV技术可以提供最短和最直接的垂直连接。推动TSV技术发展的主要因素有：

（1）外形因素：可减少封装体尺寸和重量，增加封装密度，使单位体积内容纳最多组件。在消费性电子产品走向轻薄短小的趋势下，各种电子组件，在单位面积与体积下，不断增加IC功能与内存容量，在水平方向的封装已经无法再扩张时，垂直方向的封装密度增加将成为未来发展趋势。

（2）电性能的提高：使用垂直互连技术，可以取代二维互连技术，以缩短组件线路连接距离，进而降低寄生电容和耗电量。

（3）异质组件的整合：将不同性质的组件技术整合在一个封装体上，因此TSV的三维 IC方案在性能、功能和尺寸上可提供极大的优势。

（4）成本因素：根据ITRS /Moore Law所公布，在技术与设备成熟条件下，未来采用三维整合技术会比2D设计准则更具成本效益。比起引线键合在组件周围绕线，TSV的方法在同样的性能表现下最多能节省30%的硅基板用量。

3 用于三维集成的TSV技术现状

3.1 TSV互连技术的实现

对于3D集成电路工艺来说，芯片叠层和晶片键合是最基本的步骤。TSV工艺技术使得叠层有效，而晶片减薄是另一项必需的技术，可以获得较短的TSV 以及可控的叠层尺寸。如晶片需要在键合之前完成减薄，则需要特别的晶片承载技术。

在制造方面，三维集成仍然是一项新技术，每种加工步骤都在寻求最有效和最具成本优势的方法，这包括采用晶片对晶片还是芯片对晶片的叠层方式，键合层是金属、聚合物还是直接的氧化层，在键合之前还是键合之后制作TSV和减薄晶片。

TSV互连堆叠芯片这一基本概念，主要是使用了“机械填隙”技术，它广泛地用于机械工程领域，堆叠芯片间的三维互连。多个TSV从下面芯片的背面形成，芯片减薄到30μm~50μm。选择最后制作通孔工艺，因为其优点是没有器件可靠性问题，这

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是前端和后端或器件设计规则所加的限制造成的。上面芯片上的金柱状凸点通过施加压力压进下面芯片的TSV中。由于金凸点的带裙形状，压力会造成凸点塑性形变。因此在侧壁的凸点与TSV之间的界面会产生接触力。这就是使用“机械-填隙”技术后室温下只用压力就可以使堆叠芯片之间实现电连接。

互连堆叠芯片的填隙方法优点是形成TSV和组装它们的工艺成本比传统工艺成本低得多，里面的芯片有填铜的TSV。该方法不需要通过电镀填充通孔、化学机械抛光来平面化或者电镀形成凸点，减少了工艺成本。而通过使用传统的柱状凸点键合机和倒装焊键合机，不需热控制就能在更短时间内组装堆叠芯片。此外倒装焊组装的对准比传统技术更容易，因为没有填充TSV的侧壁起到金凸点自对准效应的作用。因此这种填隙方法适用于更细节距的互连应用。而其键合剂不需使用铅或其他对环境有害的物质，只需室温下处理，减小了对环境的负面效应。

3.2 TSV工艺流程

TSV是通过铜填充或者铜的均匀性淀积进行制作的。其中，铜从通孔底部和侧壁同时开始生长。为了确保通孔颈部附近能够进行速度较慢的放射状生长以获得无孔洞填充结果，电镀系统还采用了一些有机添加剂。TSV的制造工艺如图2所示，包括刻

蚀、绝缘层淀积、扩散阻挡层淀积以及金属填充。

图2 TSV工艺流程图

为制造这样的叠层结构，已经开发了很多工艺，通过插入TSV、减薄和键合，三维IC集成可以省去很大一部分封装和互连工序。

所用工艺步骤为：

（1）通过刻蚀或激光熔化在硅晶体中形成通孔；

（2）通过PECVD淀积氧化层；

（3）通过PVD、PECVD或MOCVD工艺淀积金属黏附层 /阻挡层 /种子层；

（4）通过电化学反应往通孔中淀积铜金属；

（5）通过化学机械抛光或研磨和刻蚀工艺去除平坦表面上的铜金属。

TSV技术不仅可以连接两块芯片内的不同核心，还能将处理器和内存等不同部件连在一起，并通过数千个微小的连线传输数据，比如在硅锗芯片中，通过钻出许多细微的孔洞并以钨材料填充，就能得到TSV。相比之下，目前的芯片大多使用总线通道传输数据，容易造成堵塞、影响效率。更加节能也是TSV的特色之一。据称，TSV可将硅锗芯片的功耗降低大约40％。另外，由于改用垂直方式堆叠成“三维”芯片，TSV还能大大节约主板空间。尽管目前也有垂直堆叠芯片，但都是通过总线互连，不具备TSV的高带宽优势，因为TSV是直接连接顶部芯片和底部芯片的。

3.3 TSV互连的三维芯片堆叠所需的关键技术

3.3.1 TSV制作

Z轴互连是穿透衬底且相互电隔离的连接，TSV 的尺寸取决于在单层上需要的数据获取带宽。

3.3.2 芯片层减薄技术

在封装整体厚度不变甚至有所降低的趋势下，堆叠中所用各层芯片的厚度就不可避免的需要被减薄。一般来说，较为先进的多层封装使用的芯片厚度都在75μm~50μm。长远来说，根据目前的技术路线图，在将来芯片厚度需减薄到约25μm~1μm的近乎极限厚度，堆叠的层数达到10层以上。因此，硅片的超薄化工艺将在封装技术中扮演越来越重要的角色，其应用范围也会越来越广泛。

3.3.3 对准和键合技术

即芯片与晶圆之间，或者晶圆与晶圆之间。

TSV键合采用的工艺有金属-金属键合技术和高分子粘结键合等。金属-金属键合技术是一种趋势，因为这种技术可以同时实现机械和电学的接触界面。使用金属对TSV进行封帽，之后采用氧化物和金属同步CMP进行平坦化，经过专利保护的表面处理技术，可使用标准的键合/对准机在大气环境下1min~2min实现芯片或者晶圆的键合。在350℃温度

吴向东：三维集成封装中的TSV互连工艺研究进展

属界面。

4 TSV技术的应用

TSV的应用涵盖各个领域，而图像传感器和微机电系统（MEMS）等应用已率先导入TSV工艺技术，例如东芝的TSV相机模块已用在诺基亚的一些最新款手机当中。随着应用的普及，TSV将为生产设备、材料、服务及设计供货商提供可观的商机。Gartner预测到2013年时，与TSV相关的工艺设备市场将达到近10亿美元，同时材料市场也将拓展到约5亿美元；随着TSV的应用愈来愈普及，晶圆厂、半导体组装和测试服务市场的营收届时也将可望达到20亿～30亿美元。

据市场研究公司Y ole Developpement统计，到2015年，三维TSV晶圆出货量将达数百万，并可能对25%的存储器业务产生影响。2015年，除了存储器，三维TSV晶圆在整个半导体产业的份额也将超过6%。

三星电子去年宣布推出一款全新的单条8GB容量DDR3 RDIMM服务器专用内存，这款产品率先采用了三维芯片堆叠技术TSV，而且这款产品已经成功通过客户的测试。通过三维 TSV封装技术，这类8GB RDIMM内存可以比传统产品节省40%的能耗，而且利用这种技术，可以大幅度提升内存芯片的容量密度，正如这次采用的Green DDR3 DRAM芯片一样，它的密度提升有望突破50%。TSV是解决服务器既需要大容量内存、但又要保持高性能且低功耗三者兼得的最佳方案。内存芯片的密度提升可以让PCB设计得更小一些，这样内部的信号线长度可以大幅缩短，不仅节省成本，而且可以让整体性能更出色。三星已经着手研发新工艺的存储芯片，并准备将40nm升级至30nm，而且预计三维 TSV技术可以在2012年全面普及。

LPDDR2是目前移动设备用内存的主流接口标准。而Wide I/O则是三星等厂商计划用于取代LPDDR2的接口标准，Wide I/O计划将分两个阶段实现，第一阶段的Wide I/O将实现将4块内存芯片通过TSV技术实现互连，组建高位宽4通道芯片，然后再利用TSV技术将这种高位宽4通道芯片堆叠在一起。高位宽4通道芯片内部的四块芯片采用微凸焊（microbump或称μ-bump）互连的方法实现相互连接。据预测，采用这种技术的产品有望在2014/2015要更多的时间。

尔必达存储器公司宣布，开始样品供货采用TSV 技术积层4个2Gbit DDR3 SDRAM芯片和1个接口芯片的单封装DDR3 SDRAM。尔必达表示采用TSV技术实现32bit的输入输出“在全球尚属首次”。据其介绍，与采用引线键合技术的现有小尺寸在线存储模块（SO-DIMM）相比，新产品可以大幅削减耗电量和封装体积，因此有助于平板终端和超薄型笔记本电脑（PC）等节省耗电量、实现小型化和薄型化。

如果采用此次的封装产品，与SO-DIMM相比工作时的耗电量可削减约20%，待机时和更新时均可削减约50%。封装面积方面，配备 2GB（16Gbit）时，SO-DIMM为67.6mm×30.0mm，此次配备两个11.0mm ×15.0mm的封装即可。由此，封装面积可削减约70%。另外，还具有可省去DIMM槽、削减封装高度等优点。耗电量降低、封装面积减小的原因是，采用TSV后用来连接芯片的布线长度会变短。据尔必达介绍，布线长度变短后，寄生电阻和寄生电容会降低，从而可以削减耗电量，还可以减小布线所需要的封装面积。

5 TSV技术发展方向

根据国际半导体技术路线图ITRS预测，TSV 技术将在垂直方向堆叠层数、硅片减薄、硅通孔直径、引脚间距等方面继续向微细化方向发展。在垂直方向上堆叠层数将由2007年的3~7层裸芯片发展到2015年的5~14层裸芯片的堆叠。为使堆叠14层裸芯片的封装仍能符合封装总厚度小于1mm的要求，在硅片减薄上，将由2007年的20μm~50μm的厚度减低至2015年的8μm厚度。在硅通孔的直径上，将由2007年的4.0μm缩小至2015年的1.6μm。在引脚间距上，将由2007年的10μm缩小至2015年的3.3μm。详细技术指标预测值如表1所列。此外，TSV技术发展重点还包括工艺开发、三维 IC设计测试、多尺寸通孔技术以及静电保护等。

不久的将来，IC封装的发展趋势首先会将2D结构提升至三维堆叠结构（引线、焊球和微导孔）；进而应用TSV技术作三维集成电路的导线键合。引线键合受到封装密度和性能的限制，倒装焊技术无法广泛应用于晶片堆叠。因此为实现封装的小型化和提升性能，将无可避免地会应用到TSV技术。三维IC

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的主要目标市场包括：快闪存储器、图像传感器、射频器件以及内存与逻辑组件的异质整合。尤其快闪存储器和图像传感器，将会是最快使用TSV 技术的产品。然而，在发展的同时也面临诸多挑战，TSV 互连尚待解决的关键技术难题和挑战包括以下几方面：

（1）通孔的蚀刻：可以使用激光钻孔或深反应性离子蚀刻。工艺上强调导孔轮廓尺寸的一致性，以及导通孔不能有残渣存在，而且导通孔的形成必须能达到相当的高速度需求。导通孔的规格则根据应用领域的不同而定，其直径范围为5μm~100μm ，深度范围为10μm~100μm ，导通孔密度为每个芯片上有102~105个孔；

（2）导通孔的填充：绝缘层、阻挡层和晶种层的淀积，铜的电镀填充、CMP 去除多余电镀铜和重新分布引线电镀，金属层蚀刻与凸块制作。其中，填充材料可分为多晶硅、铜、钨和高分子导体等材料；而填充技术可使用电镀、化学气相沉积、高分子涂布等方法；

（3）导通孔的工艺顺序：导孔的工艺顺序可分为，先导孔或后导孔两种技术。先导孔：在晶圆制造CMOS 或BEOL 步骤之前完成硅导孔。此时，TSV 的制作可以在Fab 厂前端金属互连之前进行，实现芯片到芯片的连接。 该方案目前在微处理器等高性能器件领域研究较多，主要作为SoC 的替代方案。先导孔也可以在CMOS 完成之后再进行TSV 的制作，然后完成组件制造和后端的封装。先导孔的直径范围为1μm~10μm ，深度范围为10μm~60μm ；后导孔指的是将TSV 放在封装生产阶段进行，该方案的明显优势是可以不改变现有集成电路的流程和设计。目前有部分厂商已开始在Flash 和DRAM 领域采用该技术，即在晶片的周边进行导孔，然后进行晶片或晶圆的堆叠。后导孔的直径范围为20μm~50μm ，深度范围为50μm~400 μm ；

（4）超薄晶圆的处理：为了使封装厚度降低，必须将晶圆进行研磨，当晶圆厚度薄到只有15μm~50μm 时，要考虑如何选用合适的晶圆载具，以及完成封装后如何将晶圆与载具分离。并且要考虑如何减低晶圆研磨后的应力，以避免晶圆受损及克服晶圆研磨后表面结晶缺陷对其机械强度造成负面影响；

（5）晶圆/晶片堆叠、键合与切片技术：堆叠形式有晶圆到晶圆（W2W ）、晶片到晶圆（C2W ）或

晶片到晶片（C2C ）。键合方式有直接Cu-Cu 结合、粘接、直接熔合、焊接和混合等。针对C2W 结合，对准的精确度要达到±1μm ；

（6）热管理：当高效能IC 电路的功率密度达到甚至超越100W .cm -2的传统冷却极限时，热管理就变成了一个非常重要的课题。例如将微处理器整合在一个三维封装体上，会加重散热问题。从国际半导体技术蓝图ITRS 的计划指出，高效能处理器的最高电力不断在提高，但另一方面，可允许的键合温度却愈来愈低。堆叠晶片可以有效地增加每单位面积的功率发散效能，而低介电系数的金属层间介电质（IMD ）是属于不良的热传导物，所以散热问题将是三维堆叠技术进入市场非常重要的考虑因素；

（7）设计与测试技术：由于有很多不同的设备制造商，TSV 的设计需要一套共通标准规范，让最终产品的开发者在设备的选择上能不受限于特定厂商。此外，针对20μm 间距微小导孔的电极测试技术，如何建立微小区域的检验及技术设备是未来面临的挑战。而对于自动化工具（EDA ）公司来说则是很好的机会，他们的开发工具将有助于让模拟、逻辑和内存等不同元件紧密地整合在一起。

表1 TSV 技术指标预测值

6 结束语

三维集成的关键技术是硅圆片或裸芯片之间的互连。传统的三维器件互连技术，采用引线键合或倒装芯片技术将硅圆片或裸片集成在一起。但这两种技术的缺点是不易进行更多裸片和异构芯片的集成。而近几年快速发展的TSV 互连技术，突破了上述两种传统工艺的制约，可在硅圆片或裸片上适当的位置采用垂直通孔，进行圆片或裸片之间的连接。这不仅可提高器件集成度，而且可减少互连延时，提高器件运行速度并降低功耗。由于减少了制造工

（下转第13页）

吴向东：三维集成封装中的TSV 互连工艺研究进展

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环、热循环及随机振动试验。试验条件和测试数据表1

试验数据表

如表1所示。

从表1中可以看出，试验前后变化量最大为0.2%FS ，和胶粘引丝式相同，具有较好的环境适应能力。

6 结论

应用倒装焊接技术实现了对绝压压力传感器的无引线封装，大大缩小了传感器的体积，为压力传感器的小型化开辟了道路，试验证明了此种封装方式的可靠性。由于胶粘剂耐压强度有限，因此无法实现大压力差压传感器的封装，采用倒装焊接技术实现对差压传感器的无引线封装还需进一步研究。参考文献：

[1] A A Ned, F Masheeb, A D Kurtz, et al. Leadless SiC

Pressure Sensors for High Temperature Applications[R]. 47th International Instrumentation Symposium[C],

Denver, CO 2001.

[2] Ned A A, Kurtz A D, MasheebF. High Temperature 6H-SiC

Pressure Sensors with Improved Performance[R]. International High Temperature Conference[C]. Cleveland, OH, May 1999.

[3] 任春岭，鲁凯，丁荣峥.倒装焊技术及应用[J].电子与封

装. 2009,（3）: 15-20.

[4] 张彩云，任成平.凸点芯片倒装焊接技术[J].电子与封装.

2005,（4）: 13-15.

作者简介：

金　忠（1977—），男，湖南临澧县人，工程师，主要研究方向为传

感器技术。

序，批量生产后还可降低器件生产成本。有关专家指出，TSV 互连技术有望开拓半导体器件的新局面。参考文献：

[1] 科技要情专递（动态版）[EB/OL]. 2010, 1（18）.[2] Naotaka Tanaka, Yasuhiro Yoshimura, Michihiro

Kawashita, et al. Through-Silicon via Interconnection for 3D Integration Using Room-Temperature Bonding[J]. IEEE TRANSACTIONS ON ADV ANCED PACKAGING, 2009, 36（4）.

[3] D Henry, et al. Development and characterization

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high electrical performances TSV for 3D applications[R]. EPTC2009.

[4] Y Guillou. Innovation through 3-D integration:

opportunities and challenges for a wireless IC company[R]. RTI2009.

作者简介：

吴向东（1968—），男，安徽桐城人，高级工程师，中国电子科技集团公司第43研究所副所长，研究方向

为混合微电子技术与工艺。

（上接第5页）

金　忠，谢　锋，何迎辉，谢贵久，陈云峰，张　川，潘喜成，杨毓彬：倒装焊接在压力敏感芯片封装工艺中的研究

3D IC-TSV技术与可靠性研究

3D IC-TSV技术与可靠性研究 摘要：对三维（3 Dimension，3D）堆叠集成电路的硅通孔(Through Silicon Via，TSV)互连技术进行了详细的介绍，阐述了TSV的关键技术与工艺，比如对准、键合、晶圆减薄、通孔刻蚀、铜大马士革工艺等。着重对TSV可靠性分析的重要性、研究现状和热应力分析方面进行了介绍。以传热分析为例，实现简单TSV模型的热仿真分析和理论计算。最后介绍了TSV技术市场化动态和未来展望。 关键词： 3D-TSV；通孔；晶圆减薄；键合；热可靠性 0 引言 随着半导体制作工艺尺寸缩小到深亚微米量级，摩尔定律受到越来越多的挑战。首先，互连线(尤其是全局互连线)延迟已经远超过门延迟，,这标志着半导体产业已经从“晶体管时代”进入到“互连线时代”。为此，国际半导体技术路线图组织(ITRS)在 2005 年的技术路线图中提出了“后摩尔定律”的概念。“后摩尔定律”将发展转向综合创新，而不是耗费巨资追求技术节点的推进。尤其是基于TSV(Through Silicon Via)互连的三维集成技术，引发了集成电路发展的根本性改变。三维集成电路(Three-Dimensional Integrated Circuit，3D IC)可以将微机电系统(MEMS)、射频模块(RF module)、内存(Memory)及处理器(Processor)等模块集成在一个系统内[1]，，大大提高了系统的集成度，减小了功耗，提高了性能，因此被业界公认为延续摩尔定律最有效的途径之一，成为近年来研究的热点。 目前3D集成技术主要有如下三种：焊线连接(Wire-Bonding)、单片集成(Monolithic Integration)和TSV技术[2]。焊线连接是一种直接而经济的集成技术，但仅限于不需要太多层间互连的低功率、低频的集成电路。单片集成是在同一个衬底上制作多层器件的新技术，它的应用受到工艺温度要求很高和晶体管质量较差等约束。基于TSV的3D集成可以实现短且密的层间互连，有效缩短了互连线长度，大大提高了系统集成度，降低了互连延时，提高了系统性能，缩小了封装尺寸，高频特性出色，芯片功耗降低(可将硅锗芯片的功耗降低大约40%)，热膨胀可靠性高，同时还实现了异构集成，成为业界公认使摩尔定律持续有效的有力保证，所以备受研究者的青睐。 1 TSV技术与相关工艺 1.1 TSV技术介绍 TSV技术将在先进的三维集成电路(3D IC)设计中提供多层芯片之间的互连功能[3]。图2给出了最早的TSV结构示意图,这是1958年诺贝尔奖得主WilliamShockley提出的[4]。它是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，一般用导体材料钨、铝、铜、多晶硅或碳纳米管构成的互连线垂直穿过硅衬底以实现上下层芯片的信号互连[5]，需要穿透组成叠层电路的各种材料以及很厚的硅衬底。TSV作为目前芯片互连的最新技术，使芯片在三维方向堆叠密度最大、芯片间的互连线最短、外形尺寸最小，大大改善芯片速度，产生低功耗性能。 使用硅基板和TSV的三维堆叠的结构。在 3D 芯片堆叠结构中，为了充分利用三维集成电路的优势[6]，硅通孔能缩短堆叠芯片之间的垂直互连，硅中介层是在相同衬底上途经任何组件的硅衬底。TSV对通孔进行金属化处理，然后在孔上形成低熔点的凸点，使之成为导电通孔，再利用孔内的金属焊点以及金属层进行垂直方向的互连[7]。与目前应用于多层互连的通孔不同，TSV技术尺寸的一般要求如表1 所示。

晶圆级三维系统集成技术

晶圆级三维系统集成技术 三维集成系统正在快速增长，它涉及众多不同技术新兴领域，目前已出现诸多大有希望应用于三维集成的新技术。本文将对其中的一项技术进行系统介绍。为了实现三维结构的体积最小化和具有优良电性能的高密度互连，我们将采用穿硅通孔（TSV）用于晶圆级堆叠器件的互连。 该技术基本工艺为高密度钨填充穿硅通孔，通孔尺寸从1μm到3μm。用金属有机化学汽相淀积（MOCVD）淀积一层TiN薄膜作为籽晶层，随后同样也采用CVD工艺淀积而成的钨膜的扩散势垒层即可实现具有大纵宽比（HAR）ICV的金属填充。堆叠器件的未来应用还需要铜填充TSV以优化电学性能。所谓的ICV-SLID技术可用于制作三维器件的堆叠。这项工艺非常适合应用于产品的低成本高效率生产，包括高性能应用，如三维微处理器和高度小型化的多功能系统，传感器之间的节点、存储器数据处理与传输（eGrains TM, eCubes TM）等。 推动三维系统集成技术发展的关键因素 从总体上看，加速三维集成技术应用于微电子系统生产的重要因素包括以下几个方面：?系统的外形体积：缩小系统体积、降低系统重量并减少引脚数量的需求， ?性能：提高集成密度，缩短互连长度，从而提高传输速度并降低功耗， ?大批量低成本生产：降低工艺成本，如混合技术等， ?新应用：如超小无线传感器系统等。 与系统芯片（SoC）相比，这种新方法是一种能将不同优化生产技术高效融合在一起的三维系统集成技术。此外，三维集成方法还可能用于解决由信号传播延迟导致的“布线危机”，不管是板级的还是芯片级的，其原因是这种方法可以实现最短的互连长度，而且还省去了受速度限制的芯片之间及芯片内部互连。 低成本制作潜力也是影响三维集成技术未来应用的主要因素。当前，系统芯片的制作主要依靠单片集成来嵌入多种工艺。但这种方法有很多缺陷，如复杂性达到最高程度时会使分片工艺非常困难，从而导致总系统“制作成本爆炸性”提高。与之相比，采用适当的三维集成技术可以将MEMS和CMOS等不同的最佳基础工艺有机结合起来，通过提高产品合格率和小型化程度，发挥该技术低成本制作的潜力。与单片集成SoC相比，采用最佳三维集成技术制作的器件堆叠（如控制器层和存储器层等）会使生产成本显著降低。此外，采用该技术还有望实现新型多功能微电子系统，如分布式无线传感器网络应用的超小型传感器节点等（图1）。

三维封装铜柱应力及结构优化分析

第３８卷第３期２０１７年３月 焊　接　学　报 ＴＲＡＮＳＡＣＴＩＯＮＳＯＦＴＨＥＣＨＩＮＡＷＥＬＤＩＮＧＩＮＳＴＩＴＵＴＩＯＮ Ｖｏｌ．３８　Ｎｏ．３Ｍａｒｃｈ　２０１７ 收稿日期：２０１５－０３－１８ 基金项目：黑龙江省自然科学基金资助项目（Ｅ２０１４４９） 三维封装铜柱应力及结构优化分析 江　伟，　王丽凤 （哈尔滨理工大学材料科学与工程学院，哈尔滨　１５００８０） 摘　要：文中利用有限元模拟软件ＡＮＳＹＳ对三维立体封装芯片发热过程中整体应力及局部铜柱的应力情况进行了分析，并对三维封装的结构进行了优化设计．结果表明，最大应力分布在铜柱层，铜柱的应力最大点出现在铜柱外侧拐角与底部接触位置．以铜柱处最大应力作为响应，进行了结构参数优化，采用三因素三水平正交试验方法，分别使用铜柱直径、铜柱高度、铜柱间距三个影响因素作为变化的结构参数．结果表明，铜柱直径的变化对等效应力影响最大，铜柱间距次之，铜柱高度影响最小．且发现随着铜柱高度、铜柱间距、铜柱直径的不断增大其铜柱外侧拐角与底部接触位置的最大等效应力不断减小．关键词：有限元模拟；铜柱应力；正交试验；参数优化 中图分类号：ＴＧ４０４ 文献标识码：Ａ 文章编号：０２５３－３６０Ｘ（２０１７）０３－０１１２－０５ ０　序 言 随着电子工业的不断发展，对微系统的功能、密度和性能要求不断提高，为顺应摩尔定律的增长趋势，芯片技术越来越向着小型化和高性能方向发展，并且越来越需要三维集成方案，在此推动下，穿透硅通孔技术（ｔｈｒｏｕｇｈｓｉｌｉｃｏｎｖｉａｓ，ＴＳＶ）应运而生 ［１］ ，成 为三维集成、芯片级和晶圆级封装的关键技术之一．ＴＳＶ技术是通过在芯片与芯片之间、晶圆与晶圆之间作垂直互连，是实现芯片之间互连的最新技术．三维封装与传统封装相比有特殊的优势，ＴＳＶ能够使三维方向堆叠密度最大，因此使得电性能大大提高，互连长度大大减小 ［２］ ．３Ｄ堆叠芯片极薄，可以 小到５０～１００μｍ，非常容易产生裂纹［３］ ，例如在热 循环和高压键合下极易产生裂纹，很多研究指出，通过调整铜柱高度，铜柱间距及铜柱直径可以避免裂纹的产生 ［４，５］ ． 由于三维封装结构的复杂性和尺寸的微化，使得ＴＳＶ技术变得更加复杂，许多有关ＴＳＶ技术的研究也只是在初期，因此使用ＡＮＳＹＳ软件利用有限元分析方法对三维堆叠封装进行模拟研究显得尤为重要．在小规模三维堆叠封装中，芯片产热是极大的，特别是芯片极薄的情况下会产生很大的温差，中间温度极高，对芯片造成损害，另外随着芯片封装尺寸 的减小和芯片的垂直堆叠，大量不同热膨胀系数的材料将围绕ＴＳＶ，由于铜热膨胀系数相对较大，造成材料间热膨胀系数差很大，这样在热的作用下将产生大量的热应力，因此由于芯片发热问题而引起的热应力不得不被引起高度重视． Ｃｈｕｋｗｕｄｉ等人 ［６］ 对３Ｄ－ＳＩＣ封装中铜通孔Ｃｕ－ Ｃｕ键合压力进行了研究，认为铜（１６．７ｐｐｍ／℃）与硅之间（２．３ｐｐｍ／℃）热膨胀系数的不匹配，铜的自 由膨胀被大块的硅所限制将会在硅片内部产生应力而影响结构的整体性能，最终导致硅片的失效．文中虽然指出失效机制，但并未对此进行深入研究．因此研究铜与硅之间的结构力学性能具有重要的意义．Ｈｓｉｅｈ等人 ［７］ 对四层芯片堆叠封装体的热力学 性能进行了模拟计算研究．为了获得在堆叠ＩＣ封装的热应力分布，设计了４层堆叠ＩＣ封装（芯片对芯片）与ＴＳＶ技术的结构．指出在芯片发热过程中，ＴＳＶ受热应力的影响，封装体最大应力出现在芯片界面和ＴＳＶ结构连接处．文中指出了最大应力的分布位置，但并未对影响应力分布的结构参数进行研究，因此研究铜结构参数对应力分布的影响具有重要意义．文中首先通过一组合适的参数研究了在芯片发热过程中三维封装结构整体应力情况及局部ＴＳＶ通孔中铜柱的应力情况，然后把铜柱直径、高度和间距作为优化参数，通过使用正交试验方法对不同参数下铜柱最大应力数据进行分析，从而找到铜柱直径、铜柱高度和铜柱间距三者对铜柱应力影响的大小． 万方数据

系统级封装(SiP)

系统级封装(SiP)的发展前景(上） ——市场驱动因素，要求达到的指标，需要克腰的困难 集成电路技术的进步、以及其它元件的微小型化的发展为电子产品性能的提高、功能的丰富与完善、成本的降低创造了条件。现在不仅仅军用产品，航天器材需要小型化，工业产品，甚至消费类产品，尤其是便携式也同样要求微小型化。这一趋势反过来又进一步促进微电子技术的微小型化。这就是近年来系统级封装(SiP,System in Package)之所以取得了迅速发展的背景。SiP已经不再是一种比较专门化的技术；它正在从应用范围比较狭窄的市场，向更广大的市场空间发展；它正在成长为生产规模巨大的重要支持技术。它的发展对整个电子产品市场产生了广泛的影响。它已经成为电子制造产业链条中的一个重要环节。它已经成为影响，种类繁多的电子产品提高性能、增加功能、扩大生产规模、降低成本的重要制约因素之一。它已经不是到了产品上市前的最后阶段才去考虑的问题，而是必须在产品开发的开始阶段就加以重视，纳入整体产品研究开发规划；和产品的开发协同进行。再有，它的发展还牵涉到原材料，专用设备的发展。是一个涉及面相当广泛的环节。因此整个电子产业界，不论是整机系统产业，还是零部件产业，甚至电子材料产业部门，专用设备产业部门，都很有必要更多地了解，并能够更好地促进这一技术的发展。经过这几年的发展，国际有关部门比较倾向于将SiP定义为：一个或多个半导体器件(或无源元件)集成在一个工业界标准的半导体封装内。按照这个涵义比较广泛的定义，SiP又可以进一步按照技术类型划分为四种工艺技术明显不同的种类；芯片层叠型；模组型；MCM型和三维(3D)封装型。现在，SiP应用最广泛的领域是将存储器和逻辑器件芯片堆叠在一个封装内的芯片层叠封装类型，和应用于移动电话方面的集成有混合信号器件以及无源元件的小型模组封装类型。这两种类型SiP的市场需求在过去4年里十分旺盛，在这种市场需求的推动下，建立了具有广泛基础的供应链；这两个市场在成本方面的竞争也十分激烈。 而MCM(多芯片模组)类型的SiP则是一贯应用于大型计算机主机和军用电子产

三维集成封装的电热特性研究及优化设计

三维集成封装的电热特性研究及优化设计在技术发展、社会需要以及经济增长的驱动下,“延续摩尔”和“超越摩尔”成为了目前集成电路发展的两大趋势,在这种情况下,三维集成封装技术受到了广泛的认可。目前,三维集成封装技术在多方面都取得了突破性的进展,然而仍然存在由于内部复杂电磁环境导致的电可靠性问题,以及由于堆叠芯片增大了功率密度导致的热可靠性问题,针对这些问题,本文着重于三维集成封装的电热特性以及优化设计方面的创新研究,并取得了如下成果:1)研究了三维集成封装多端口互连的电特性与优化设计。我们首先提出了新型共面波导串扰屏蔽结构,分析其电特性并据此进行了优化设计,然后对结果进行了实验验证;接下来针对基于“地缺陷结构”的共模噪声滤波器,分析了各尺寸参数对于其电特性的影响并提出了应用机器学习进行优化的方法。2)显著的提高了应用去嵌入方法测量三维集成封装多端口硅通孔(TSV)高频电特性的测量精度。 我们首先分析了传统去嵌入测量结构与算法,得到将其应用于多端口高频电特性测量的两个补充条件,并通过修正测量结构与加入屏蔽TSV满足了这两个条件,进而提高了测量精度,其中插入损耗的最大相对误差从33.52%降低至4.67%,最后通过实验进行了验证。3)使用解析法研究了三维集封装TSV的横向热特性,包括TSV作为热源的稳态热特性以及TSV作为导热材料的瞬态热特性,并分别通过数值仿真对推导结果进行了验证。4)提出了基于流体制冷和机器学习的三维集成封装动态热管理方案。我们首先讨论了集成流体热槽的三维集成封装的建模仿真方法,然后提出了基于机器学习的优化控制方法并讨论了算法的计算复杂度,最后通过仿真模拟热管理系统工作,验证了该动态热管理方案的有效性。

晶圆级封装产业

晶圆级封装产业(WLP) 晶圆级封装产业(WLP),晶圆级封装产业(WLP)是什么意思 一、晶圆级封装(Wafer Level Packaging)简介晶圆级封装(WLP，Wafer Level Package) 的一般定义为直接在晶圆上进行大多数或是全部的封装测试程序，之后再进行切割(singulation)制成单颗组件。而重新分配(redistribution)与凸块(bumping)技术为其I/O绕线的一般选择。WLP 一、晶圆级封装(Wafer Level Packaging)简介 晶圆级封装(WLP，Wafer Level Package) 的一般定义为直接在晶圆上进行大多数或是全部的封装测试程序，之后再进行切割(singulation)制成单颗组件。而重新分配(redistribution)与凸块(bumping)技术为其I/O绕线的一般选择。WLP封装具有较小封装尺寸(CSP)与较佳电性表现的优势，目前多用于低脚数消费性IC的封装应用(轻薄短小)。 晶圆级封装(WLP)简介 常见的WLP封装绕线方式如下：1. Redistribution (Thin film), 2. Encapsulated Glass substrate, 3. Gold stud/Copper post, 4. Flex Tape等。此外，传统的WLP封装多采用Fan-in 型态，但是伴随IC信号输出pin 数目增加，对ball pitch的要求趋于严格，加上部分组件对于封装后尺寸以及信号输出脚位位置的调整需求，因此变化衍生出Fan-out 与Fan-in + Fan-out 等各式新型WLP封装型态，其制程概念甚至跳脱传统WLP 封装，目前德商英飞凌与台商育霈均已经发展相关技术。 二、WLP的主要应用领域 整体而言，WLP的主要应用范围为Analog IC(累比IC)、PA/RF(手机放大器与前端模块)与CIS(CMOS Ima ge Sensor)等各式半导体产品，其需求主要来自于可携式产品(iPod, iPhone)对轻薄短小的特性需求，而部分NOR Flash/SRAM也采用WLP封装。此外，基于电气性能考虑，DDR III考虑采用WLP或FC封装，惟目前JEDEC仍未制定最终规格(注：至目前为止，Hynix, Samsung与Elpida已发表DDR III产品仍采F BGA封装)，至于SiP应用则属于长期发展目标。此外，采用塑料封装型态(如PBGA)因其molding compo und 会对MEMS组件的可动部份与光学传感器(optical sensors)造成损害，因此MEMS组件也多采用WLP

Systems In Package 系统级封装

LANCASTER
UNIVERSITY
Centre for Microsystems Engineering Faculty of Applied Sciences
System-in-Package Research within the IeMRC
Prof. Andrew Richardson Lancaster University

Project Statistics
? Design for Manufacture Methodology for SiP
– – – – Academic partners : Lancaster University & Greenwich Industrial partners : NXP, Flowmerics, Coventor & Selex ￡206K – Nov 2005 – Nov 2007 Focus : Reliability Engineering of SiP assemblies
? Integrated Health Monitoring of MNT Enabled Integrated Systems “I-Health”
– Academic partners : Lancaster University & Heriot Watt University – Industrial partners : NXP, QinetiQ, Coventor, MCE – Focus : Embedded Test & Health Monitoring of SiP based systems

电子封装技术发展现状及趋势

电子封装技术发展现状及趋势 摘要 电子封装技术是系统封装技术的重要内容，是系统封装技术的重要技术基础。它要求在最小影响电子芯片电气性能的同时对这些芯片提供保护、供电、冷却、并提供外部世界的电气与机械联系等。本文将从发展现状和未来发展趋势两个方面对当前电子封装技术加以阐述，使大家对封装技术的重要性及其意义有大致的了解。 引言 集成电路芯片一旦设计出来就包含了设计者所设计的一切功能，而不合适的封装会使其性能下降，除此之外，经过良好封装的集成电路芯片有许多好处，比如可对集成电路芯片加以保护、容易进行性能测试、容易传输、容易检修等。因此对各类集成电路芯片来说封装是必不可少的。现今集成电路晶圆的特征线宽进入微纳电子时代，芯片特征尺寸不断缩小，必然会促使集成电路的功能向着更高更强的方向发展，这就使得电子封装的设计和制造技术不断向前发展。近年来，封装技术已成为半导体行业关注的焦点之一，各种封装方法层出不穷，实现了更高层次的封装集成。本文正是要从封装角度来介绍当前电子技术发展现状及趋势。

正文 近年来，我国的封装产业在不断地发展。一方面，境外半导体制造商以及封装代工业纷纷将其封装产能转移至中国，拉动了封装产业规模的迅速扩大；另一方面，国内芯片制造规模的不断扩大，也极大地推动封装产业的高速成长。但虽然如此，IC的产业规模与市场规模之比始终未超过20%，依旧是主要依靠进口来满足国内需求。因此，只有掌握先进的技术，不断扩大产业规模，将国内IC产业国际化、品牌化，才能使我国的IC产业逐渐走到世界前列。 新型封装材料与技术推动封装发展，其重点直接放在削减生产供应链的成本方面，创新性封装设计和制作技术的研发倍受关注，WLP 设计与TSV技术以及多芯片和芯片堆叠领域的新技术、关键技术产业化开发呈井喷式增长态势，推动高密度封测产业以前所未有的速度向着更长远的目标发展。 大体上说，电子封装表现出以下几种发展趋势：（1）电子封装将由有封装向少封装和无封装方向发展；（2）芯片直接贴装（DAC）技术，特别是其中的倒装焊（FCB）技术将成为电子封装的主流形式；（3）三维（3D）封装技术将成为实现电子整机系统功能的有效途径；（4）无源元件将逐步走向集成化；（5）系统级封装（SOP或SIP）将成为新世纪重点发展的微电子封装技术。一种典型的SOP——单级集成模块（SLIM）正被大力研发；（6）圆片级封装（WLP）技术将高速发展；（7）微电子机械系统（MEMS）和微光机电系统（MOEMS）正方兴未艾，它们都是微电子技术的拓展与延伸，是集成电子技术与精密

集成电路TSV三维封装可靠性试验方法-编制说明

国家标准《集成电路硅通孔（TSV）三维封装可靠性试验方法》(征求意见稿)编制说明 1工作简况 1.1任务来源 本项目是2018年国家标准委下达的军民通用化工程标准项目中的一项，本国家标准的制定任务已列入2018年国家标准制修订项目，项目名称为《集成电路硅通孔（TSV）三维封装可靠性试验方法》，项目编号为：20182284-T-339。本标准由中国电子技术标准化研究院负责组织制定，标准归口单位为全国半导体器件标准化技术委员会集成电路分技术委员会（TC78/SC2）。 1.2起草单位简介 中国电子技术标准化研究院是工业和信息化部直属事业单位，专业从事工业和电子信息技术领域标准化科研工作。中国电子技术标准化研究院紧紧围绕部中心工作，立足标准化工作核心，研究工业和电子信息技术领域标准化发展战略，提出相关规划和政策建议；组织建立和完善电子信息、软件服务等领域技术标准体系，开展共性、基础性标准的研究制定和应用推广；承担电子产品的试验检测、质量控制和技术评价、质量监督检查和质量争议鉴定等工作；负责电子工业最高计量标准的建立、维护和量值传递工作；开展管理体系认证、产品认证、评估服务等相关活动；建立和维护标准信息资源，开展标准信息服务、技术咨询评估和培训活动。 1.3主要工作过程 接到编制任务，项目牵头单位中国电子技术标准化研究院成立了标准编制组，中科院微电子研究所、华进半导体封装先导技术研发中心有限公司、中国电子科技集团公司第十三研究所等相关单位参与标准编制工作。编制组落实了各单位职责，并制定编制计划。 编制组查找了国际、国内三维集成电路封装相关标准，认真研究了现行集成电路标准体系和相关标准技术内容，在此基础上形成了标准草案。 2标准编制原则和确定主要内容的论据及解决的主要问题 2.1本标准制定原则 本标准遵循“科学性、实用性、统一性、规范性”的原则进行编制，依据GB/T 1.1-2009规则起草，确立了本标准的范围、规范性引用文件、术语和定义。 2.2标准的主要内容与依据 2.2.1本标准的定位 本标准是三维（3D）集成电路（IC）封装系列标准中的一项，规定了采用硅通孔（TSV）

3D封装技术的未来

试议3D封装到来时的机遇与挑战 苏州德天光学技术有限公司 1111摘要：本文揭示了在摩尔定律即将失效的大背景下，电子信息产业的开发思维、生产方式将发生一系列变革；较详尽地阐述了3D封装将是电子产业发展的必然趋势；反映了检测手段的提高是3D封装目前面临的主要难题。分析了我国信息电子产业在此环境下所面临的机遇和挑战。 关键词：摩尔定律3D封装微焊点自动光学显微检测（MMI）机遇与挑战Discussion on the opportunities and challenges of the 3D pac kage’s coming Liu Bin, Yan Shixin Suzhou Detian Optical Technology Co., Ltd. Abstract: Against the background of Moore’s law will lose effectiveness，a variety of reformation will appear in the development and production mode of electronics and information industry; 3D-TSV will be the inexorable trend of the electronic industry, and the improvement of detection level is the main problem of 3D package. The opportunities and challenges electronics and information industry will be faced with under the circumstances were analyzed. Key Words: Moore’s Law, 3D Package, Micro-joint Automatic Optical Micro-Inspection (MMI), Opportunities and Challenges 目前，国际电子信息行业正在经历一场新的变革，摩尔定律即将失效，3D封装蓬勃兴起，如果我们能抓住这个机会，对国内相关行业及其发展环境进行大力改革整顿，顺应世界发展潮流，将大大缩小我们同国际先进水平的差距。 1 摩尔定律的失效 摩尔定律是由英特尔创始人之一戈登·摩尔（Gordon Moore）提出来的。其内容为：集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍。这一定律揭示了信息技术进步的速度。 图 1 摩尔定律 但是，进入新世纪后，实现等比例缩减的代价变得非常高，器件尺寸已接近单个原子，而原子无法缩减。其次，尽管目前出现了多内核处理器，但日常使用的应用软件无法利用如此强大的处理能力；而建设芯片工厂的天价成本也阻碍摩尔定律了的延伸。摩尔本人也明确表示，摩尔定律只能再延续十年，此后在技术上将会十分困难，在他看来，摩尔定律已经走

新型封装

（一） 硅通孔（TSV，Through -Silicon-Via）技术 3D 封装的发展趋势已经被清楚地确认，穿透硅通孔(TSV)的晶圆封装技术已不断地向 高量产发展。然而，许多问题的研究仍然在进行中，比如：对于通孔联结需要怎样的深宽比及哪些填充材料和技术能够满足它们。 穿透硅通孔(TSV) 将在先进的三维集成电路(3D IC)设计中提供多层芯片之间的互连功能。TSV 与目前应用于多层互连的通孔有所不同，一方面是尺寸的差异(直径1～100 μm，深度10～400 μm)，另一方面，它们不仅需要穿透组成叠层电路的各种材料，还需要穿透很厚的硅衬底。目前制造商们正在考虑的多种三维集成方案，也需要多种尺寸的TSV 与之配合。 等离子刻蚀技术已经广泛应用于存储器和MEMS 生产的深硅刻蚀工艺，同样也非常适合于 制造TSV。 TSV 作为新一代封装技术，是通过在芯片和芯片之间，晶圆和晶圆之间制造垂直导通，实现芯片之间互连的最新技术，能够在三维方向使得堆叠密度最大，芯片之间的互连线最短、且外形尺寸最小，大大改善了芯片速度和低功耗性能。 （定义）硅通孔技术（TSV）是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的新技术(见图4 所示)。 TSV 技术被看做是一个必然的互连解决方案，是目前倒装芯片和引线键合型叠层芯片 解决方案的很好补充。许多封装专家认为TSV 是互连技术的下一阶段。实际上，TSV 可以很好取代引线键合。 硅通孔技术(TSV)是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片 之间互连的最新技术。它将集成电路垂直堆叠，在更小的面积上大幅提升芯片性能并增加芯片功能。与以往的IC 封装键合和使用凸点的叠加技术不同，TSV 能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能。因此，业内人士将TSV 称为继引线键合(Wire Bonding)、TAB 和倒装芯片(FC)之后的第四代封装技术。 由于TSV 工艺的内连接长度可能是最短的，因此可以减小信号传输过程中的寄生损失 和缩短时间延迟。TSV 的发展将受到很多便携式消费类电子产品的有力推动，这些产品需 要更长的电池寿命和更小的波形系数。芯片堆叠是各种不同类型的电路互相混合的最佳手段，例如将存储器直接堆叠在逻辑器件上方。 TSV的优势：

集成电路封装的发展现状及趋势

集成电路封装的发展现 状及趋势 公司内部档案编码：[OPPTR-OPPT28-OPPTL98-OPPNN08]

序号：39 集成电路封装的发展现状及趋势 姓名：张荣辰 学号： 班级：电科本1303 科目：微电子学概论 二〇一五年 12 月13 日

集成电路封装的发展现状及趋势 摘要： 随着全球集成电路行业的不断发展，集成度越来越高，芯片的尺寸不断缩小，集成电路封装技术也在不断地向前发展，封装产业也在不断更新换代。 我国集成电路行业起步较晚，国家大力促进科学技术和人才培养，重点扶持科学技术改革和创新，集成电路行业发展迅猛。而集成电路芯片的封装作为集成电路制造的重要环节，集成电路芯片封装业同样发展迅猛。得益于我国的地缘和成本优势，依靠广大市场潜力和人才发展，集成电路封装在我国拥有得天独厚的发展条件，已成为我国集成电路行业重要的组成部分，我国优先发展的就是集成电路封装。近年来国外半导体公司也向中国转移封装测试产能，我国的集成电路封装发展具有巨大的潜力。下面就集成电路封装的发展现状及未来的发展趋势进行论述。 关键词：集成电路封装、封装产业发展现状、集成电路封装发展趋势。 一、引言 晶体管的问世和集成电路芯片的出现，改写了电子工程的历史。这些半导体元器件的性能高，并且多功能、多规格。但是这些元器件也有细小易碎的缺点。为了充分发挥半导体元器件的功能，需要对其进行密封、扩大，以实现与外电路可靠的电气连接并得到有效的机械、绝缘等

方面的保护，防止外力或环境因素导致的破坏。“封装”的概念正事在此基础上出现的。 二、集成电路封装的概述 集成电路芯片封装（Packaging，PKG）是指利用膜技术及微细加工技术，将芯片及其他要素在框架或基板上布置、粘贴固定及连线，引出接线端并通过可塑性绝缘介质灌封固定，构成整体立体结构的工艺。此概念称为狭义的封装。 集成电路封装的目的，在于保护芯片不受或少受外界环境的影响，并为之提供一个良好的工作条件，以使集成电路具有稳定、正常的功能。封装为芯片提供了一种保护，人们平时所看到的电子设备如计算机、家用电器、通信设备等中的集成电路芯片都是封装好的，没有封装的集成电路芯片一般是不能直接使用的。 集成电路封装的种类按照外形、尺寸、结构分类可分为引脚插入型、贴片型和高级封装。 引脚插入型有DIP、SIP、S-DIP、SK-DIP、PGA DIP：双列直插式封装；引脚在芯片两侧排列，引脚节距，有利于散热，电气性好。 SIP：单列直插式封装；引脚在芯片单侧排列，引脚节距等特征与DIP基本相同。

光刻和晶圆级键合技术在3D互连中的研究

光刻和晶圆级键合技术在3D互连中的研究 作者：Margarete Zoberbier、Erwin Hell、Kathy Cook、Marc Hennemayer、Dr.-Ing. Barbara Neuber t，SUSS MicroTec 日益增长的消费类电子产品市场正在推动当今半导体技术的不断创新发展。各种应用对增加集成度、降低功耗和减小外形因数的要求不断提高，促使众多结合了不同技术的新结构应运而生，从而又催生出诸多不同的封装方法，因此可在最小的空间内封装最多的功能。正因如此，三维集成被认为是下一代的封装方案。 本文将探讨与三维互连技术相关的一些光刻挑战。还将讨论三维封装使用的晶圆键合技术、所面临的各种挑战、有效的解决方案及未来发展趋势。 多种多样的三维封装技术 为了适应更小引脚、更短互连和更高性能的要求，目前已开发出系统封装（SiP）、系统芯片（SoC）和封装系统（SoP）等许多不同的三维封装方案。SiP即“单封装系统”，它是在一个IC封装中装有多个引线键合或倒装芯片的多功能系统或子系统。无源元件、SAW/BA W滤波器、预封装IC、接头和微机械部件等其他元件都安装在母板上。这一技术造就了一种外形因数相对较小的堆叠式芯片封装方案。 SoC可以将所有不同的功能块，如处理器、嵌入式存储器、逻辑心和模拟电路等以单片集成的方式装在一起。在一块半导体芯片上集成系统设计需要这些功能块来实现。通常，So C设计与之所取代的多芯片系统相比，它的功耗更小，成本更低，可靠性更高。而且由于系统中需要的封装更少，因而组装成本也会有所降低。 SoP采用穿透通孔和高密度布线以实现更高的小型化。它是一种将整个系统安装在一个芯片尺寸封装上的新兴的微电子技术。过去，“系统”往往是一些容纳了数百个元件的笨重的盒子，而SoP可以将系统的计算、通信和消费电子功能全部在一块芯片上完成，从而节约了互连时间，减少了热量的产生。 最近穿透硅通孔（TSV）得到迅速发展，已成为三维集成和晶圆级封装（WLP）的关键技术之一。三维TSV已显现出有朝一日取代引线键合技术的潜力，因此它可以使封装尺寸进

封装技术发展趋势

微电子封装技术发展趋势 电子产品正朝着便携式、小型化、网络化和多媒体化方向发展，这种市场需求对电路组装技术提出了相应的要求，单位体积信息的提高(高密度)和单位时间处理速度的提高(高速化)成为促进微电子封装技术发展的重要因素。 片式元件：小型化、高性能 片式元件是应用最早、产量最大的表面组装元件。它主要有以厚薄膜工艺制造的片式电阻器和以多层厚膜共烧工艺制造的片式独石电容器，这是开发和应用最早和最广泛的片式元件。 随着工业和消费类电子产品市场对电子设备小型化、高性能、高可靠性、安全性和电磁兼容性的需求，对电子电路性能不断地提出新的要求，片式元件进一步向小型化、多层化、大容量化、耐高压、集成化和高性能化方向发展。在铝电解电容和钽电解电容片式化后，现在高Q 值、耐高温、低失真的高性能MLCC已投放市场；介质厚度为10um的电容器已商品化，层数高达100层之多；出现了片式多层压敏和热敏电阻，片式多层电感器，片式多层扼流线圈，片式多层变压器和各种片式多层复合元件；在小型化方面，规格尺寸从3216→2125→1608→1005发展，目前最新出现的是0603(长0.6mm，宽0.3mm)，体积缩小为原来的0.88%。 集成化是片式元件未来的另一个发展趋势，它能减少组装焊点数目和提高组装密度，集成化的元件可使Si效率(芯片面积/基板面积)达到80%以上，并能有效地提高电路性能。由于不在电路板上安装大量的分立元件，从而可极大地解决焊点失效引起的问题。 芯片封装技术：追随IC的发展而发展 数十年来，芯片封装技术一直追随着IC的发展而发展，一代IC就有相应一代的封装技术相配合，而SMT的发展，更加促进芯片封装技术不断达到新的水平。 六七十年代的中、小规模IC，曾大量使用TO型封装，后来又开发出DIP、PDIP，并成为这个时期的主导产品形式。八十年代出现了SMT，相应的IC封装形式开发出适于表面贴装短引线或无引线的LCCC、PLCC、SOP等结构。在此基础上，经十多年研制开发的QFP 不但解决了LSI的封装问题，而且适于使用SMT在PCB或其他基板上表面贴装，使QFP终于成为SMT主导电子产品并延续至今。为了适应电路组装密度的进一步提高，QFP的引脚间距目前已从1.27mm发展到了0.3mm 。由于引脚间距不断缩小，I/O数不断增加，封装体积也不断加

TSV三维封装内部典型缺陷的特征识别方法研究

TSV三维封装内部典型缺陷的特征识别方法研究随着微电子技术的飞速发展,为了应对现代微电子器件高集成,小型化和高可靠性的封装要求,TSV(硅通孔,Through-Silicon Via,简称TSV)三维封装技术凭借其集成度高,低时延和低功耗等优良特点而受到广泛关注。与此同时,由于小孔径、高密度及高深宽比正逐渐成为TSV三维封装的主流发展趋势,极易造成其缺陷的频繁发生,而缺陷大多集中于晶圆和芯片内部,如果能掌握其缺陷的外在表现特征并加以识别,进而可以达到TSV三维封装内部缺陷检测的目的。本文主要以TSV内部缺陷响应机理研究为基础,采用理论分析,有限元仿真和试验结果验证相结合的方式,得到其缺陷下温度和应力的分布规律,识别和定位出相应的缺陷,通过掌握TSV内部缺陷的外在表现形式,从而可解决三维封装中内部缺陷难检测的问题。 具体工作内容如下:首先,综合阐述了目前关于TSV缺陷检测的常见方法,结合TSV三维封装基本结构和工作方式,着重分析了TSV三维封装内部的热传导过程,建立了TSV三维封装内部热传导微分方程和热阻网络模型,并在此基础上做了应力应变分析,为后续的仿真和试验提供理论支撑。然后,针对填充缺失、含有缝隙和底部空洞三种典型的TSV内部缺陷,分别建立了有限元模型,并进行了热-电和热-结构耦合条件下的有限元分析。两种耦合场下的仿真结果表明:从整体上来看所有含缺陷的TSV均显示出了与正常结构明显不同的温度和应力分布。 相比而言,在三种缺陷中,含有填充缺失的TSV显示出最明显的温度和应力分布及路径变化差异;其次为底部有空洞的TSV;而具有缝隙的TSV差异最小,并且还探究了TSV层指定路径上温度分布变化的规律。最后,设计并制备出了所需的TSV试验样品,并对样品进行了测量和试验系统的搭建。试验结果表明:(1)温

三维封装技术创新发展

三维封装技术创新发展（2020年版） 先进封测环节将扮演越来越重要的角色。如何把环环相扣的芯片技术链系统整合到一起，才是未来发展的重心。有了先进封装技术，与芯片设计和制造紧密配合，半导体世界将会开创一片新天地。 从半导体发展趋势和微电子产品系统层面来看，先进封测环节将扮演越来越重要的角色。如何把环环相扣的芯片技术链系统整合到一起，才是未来发展的重心。有了先进封装技术，与芯片设计和制造紧密配合，半导体世界将会开创一片新天地。现在需要让跑龙套三十年的封装技术走到舞台中央。

日前，厦门大学特聘教授、云天半导体创始人于大全博士在直播节目中指出，随着摩尔定律发展趋缓，通过先进封装技术来满足系统微型化、多功能化成为集成电路产业发展的新的引擎。在人工智能、自动驾驶、5G网络、物联网等新兴产业的加持下，使得三维（3D）集成先进封装的需求越来越强烈，发展迅猛。 一、先进封装发展背景 封装技术伴随集成电路发明应运而生，主要功能是完成电源分配、信号分配、散热和保护。伴随着芯片技术的发展，封装技术不断革新。封装互连密度不断提高，封装厚度不断减小，三维封装、系统封装手段不断演进。随着集成电路应用多元化，智能手机、物联网、汽车电子、高性能计算、5G、人工智能等新兴领域对先进封装提出更高要求，封装技术发展迅速，创新技术不断出现。 于大全博士在分享中也指出，之前由于集成电路技术按照摩尔定律飞速发展，封装技术跟随发展。高性能芯片需要高性能封装技术。进入2010年后，中道封装技术出现，例如晶圆级封装（WLP，Wafer Level Package）、硅通孔技术（TSV，Through Silicon Via）、2.5D Interposer、3DIC、Fan-Out 等技术的产业化，极大地提升了先进封装技术水平。 当前，随着摩尔定律趋缓，封装技术重要性凸显，成为电子产品小型化、多功能化、降低功耗，提高带宽的重要手段。先进封装向着系统集成、高速、高频、三维方向发展。

晶圆级封装WLP优势

晶圆级封装W L P优势 The Standardization Office was revised on the afternoon of December 13, 2020

晶圆级封装（WLP）优势 晶圆级封装（WLP）以BGA技术为基础，是一种经过改进和提高的CSP(芯片级封装)，充分体现了BGA、CSP的技术优势。它具有许多独特的优点。 晶圆级封装（Wafer Level Package，WLP）采用传统的IC工艺一次性完成后道几乎所有的步骤，包括装片、电连接、封装、测试、老化，所有过程均在晶圆加工过程中完成，之后再划片，划完的单个芯片即是已经封装好的成品；然后利用该芯片成品上的焊球阵列，倒装焊到PCB板上实现组装。WLP的封装面积与芯片面积比为1：1，而且标准工艺封装成本低，便于晶圆级测试和老化。 晶圆级封装以BGA技术为基础，是一种经过改进和提高的CSP，充分体现了BGA、CSP的技术优势。它具有许多独特的优点： （1）封装加工效率高，它以晶圆形式的批量生产工艺进行制造； （2）具有倒装芯片封装的优点，即轻、薄、短、小； 图5 WLP的尺寸优势 （3）晶圆级封装生产设施费用低，可充分利用晶圆的制造设备，无须投资另建封装生产线； （4）晶圆级封装的芯片设计和封装设计可以统一考虑、同时进行，这将提高设计效率，减少设计费用； （5）晶圆级封装从芯片制造、封装到产品发往用户的整个过程中，中间环节大大减少，周期缩短很多，这必将导致成本的降低；

（6）晶圆级封装的成本与每个晶圆上的芯片数量密切相关，晶圆上的芯片数越多，晶圆级封装的成本也越低。晶圆级封装是尺寸最小的低成本封装。晶圆级封装技术是真正意义上的批量生产芯片封装技术。 WLP的优势在于它是一种适用于更小型集成电路的芯片级封装（CSP）技术，由于在晶圆级采用并行封装和电子测试技术，在提高产量的同时显著减少芯片面积。由于在晶圆级采用并行操作进行芯片连接，因此可以大大降低每个I/O 的成本。此外，采用简化的晶圆级测试程序将会进一步降低成本。利用晶圆级封装可以在晶圆级实现芯片的封装与测试。

系统级封装(Sip)问题的研究

系统级封装（Sip）问题的研究 1优势 1.1较短的开发时间 系统级封装产品研制开发的周期比较短，市场响应时间比较快。 全新的SoC需要耗费大量的时间和金钱，许多产品(特别是消费类产品)不堪重负。例如，某些SoC的上市时间长达18个月，而SiP可以将该时间削减50%或更短。 1.2满足小型化需求，缩短互联距离 将原本各自独立的封装元件改成以SiP技术整合，便能缩小封装体积以节省空间，并缩短元件间的连接线路而使电阻降低，提升电性效果，最终呈现微小封装体取代大片电路载板的优势，又仍可维持各别晶片原有功能。 系统级封装可以使多个封装合而为一， 从而显着减小封装体积、重量，减少I／O引脚数，缩短元件之间的连线，有效传输信号。SiP可以将微处理器、存储器(如EPROM和DRAM)、FPGA、电阻器、电容和电感器合并在一个容纳多达四或五个芯片的封装中。与传统的IC封装相比，通常最多可节约80%的资源，并将重量降低90%。 通过垂直集成，SiP也可以缩短互连距离。这样可以缩短信号延迟时间、降低噪音并减少电容效应，使信号速度更快。功率消耗也较低。 1.3节约成本 系统级封装减少了产品封装层次和工序，因此相应地降低了生产制造成本，提高了产品可靠性。虽然就单一产品而言封装制造成本相对较高。但从产业链整合、运营及产品销售的角度来看，SiP产品开发时间大幅缩短，而且通过封装产品的高度整合可减少印刷电路板尺寸及层数，降低整体材料成本，有效减少终端产品的制造和运行成本，提高了生产效率 1.4能实现多功能集成 　系统级封装可以集成不同工艺类型的芯片，如模拟、数字和RF等功能芯片，很容易地在单一封装结构内实现混合信号的集成化。 1.5满足产品需求 第一，要求产品在精致的封装中具有更高的性能、更长的电池寿命和不断提高的存储器密度；第二要求降低成本并简化产品 因SiP是将相关电路以封装体完整包覆，因此可增加电路载板的抗化学腐蚀与抗应力（Anti-stress）能力，可提高产品整体可靠性，对产品寿命亦能提升。 SiP设计具有良好的电磁干扰抑制效果，对系统整合客户而言可减少抗电磁干扰方面的工作 2劣势 2.1晶片薄化