数字ic设计流程与模拟IC

数字ic设计流程与模拟IC

1. 首先是使用HDL语言进行电路描述，写出可综合的代码。然后用仿真工具作前仿真，对理想状况下的功能进行验证。这一步可以使用Vhdl或Verilog作为工作语言，EDA工具方面就我所知可以用Synopsys的VSS（for Vhdl）、VCS（for Verilog）Cadence的工具也就是著名的Verilog-XL和NC Verilog

2.前仿真通过以后，可以把代码拿去综合，把语言描述转化成电路网表，并进行逻辑和时序电路的优化。在这一步通过综合器可以引入门延时，关键要看使用了什么工艺的库这一步的输出文件可以有多种格式，常用的有EDIF格式。综合工具Synopsys的Design Compiler，Cadence的Ambit

3，综合后的输出文件，可以拿去做layout，将电路fit到可编程的片子里或者布到硅片上这要看你是做单元库的还是全定制的。全定制的话，专门有版图工程师帮你画版图，Cadence的工具是layout editor单元库的话，下面一步就是自动布局布线,auto place & route，简称apr cadence的工具是Silicon Ensembler,Avanti的是Apollo layout出来以后就要进行extract,只知道用Avanti的Star_rcxt,然后做后仿真，如果后仿真不通过的话，只能iteration，就是回过头去改。

4,接下来就是做DRC,ERC,LVS了,如果没有什么问题的话，就tape out GDSII

格式的文件，送制版厂做掩膜板，制作完毕上流水线流片，然后就看是不是work 了做DRC,ERC,LVSAvanti的是Hercules,Venus,其它公司的你们补充好了

btw:后仿真之前的输出文件忘记说了，应该是带有完整的延时信息的设计文件如：*.VHO,*.sdf

RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC,LVS--->TAPE OUT

1。PT后一般也要做动态仿真，原因：异步路径PT是做不了的

2。综合后加一个形式验证，验证综合前后网表与RTL的一致性

3。布版完成后一般都会有ECO，目的手工修改小的错误

SPEC->ARCHITECTURE->RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC, LVS--->TAPE OUT

SPEC：specification，在进行IC设计之前，首先需要对本IC的功能有一个基本的定义。

ARCHITECTURE：IC的系统架构，包括算法的设计，算法到电路的具体映射，电路的具体实现方法，如总线结构、流水方式等。

在IC前端的设计中，ARCHITECTURE才是精华，其他的大部分都是EDA工具的使用，技术含量不高。

dv, design verification,验证 和前端、后端并列。

DFT, design for test. 前后端合作，并与tapeout 后测试合作。

ir-drop. 后端和验证合作。

SI, 后端。

low-power design ,前后端合作.

数字ic设计流程2

根据我的工作写了一个数字ic的设计流程，肯定有很多不足甚至错误的地方，欢迎大家批评指正！

数字ic设计流程； 1. 需求分析：只有需求分析做好了才可能设计出一个好的产品。这个工作主要是根据市场需求规划整个chip所要实现的全部功能，这也是一个很痛苦的工作，因为市场要求设计人员设计出功能越多越好并且单价越低越好的产品(mission impossible ^_^)。如果你做得是一个很有前瞻性很有技术性的chip，那就更要命了，在你做规划的时候，你用的协议很可能只是一个草案，到你的代码仿真通过或者即将投片的时候，草案变成了一个国际标准，并且作了修改，修改的那部分你很可能就没有实现(痛苦啊)，这个时候你怎么办？所以需求分析是很重要的，不过国内的工程师一般不重视这一步。 2. 系统设计：就是考虑把需求怎么实现的过程。这个阶段涉及到的工作是时钟模块的实现思想、各个具体模块的划分、模块之间的接口和时序关系、管脚说明及封装、寄存器功能描述及编址等。Active HDL这个工具可以很清楚的表达出模块之间的层次和关系，推荐在系统设计的时候使用。系统设计做的好对代码编写和仿真有很大帮助，可以很大程度上减轻后端的压力。

3. 代码编写： code，大家最喜欢的阶段也是大家认为比较没有前途的阶段。不过要想做出来的chip

成本低，一个好的高质量的code也是很重要的。流行的编辑工具是Ultraedit32，Active HDL也很不错，没有这些工具就用记事本吧，赫赫，工作站上一般就是用vi编辑器了。 4. 代码仿真：仿真用的工具工作站上的有VCS、nc_verilog和nc_sim等，也有用modelsim的，不过比较少；pc上一般就是用modelsim了，Active HDL也有比较多的人用，我觉得pc上还是modelsim比较好，但是Active HDL可以生成test_bench的框架，要是两个工具都有，不防结合起来用。 5. fpga测试：这一步不是必需的，但是fpga测试很容易找出代码仿真很难发现的错误，比如异步fifo的空满判断等，只是fpga验证环境的构建比较困难。在fpga阶段经常用到下面的一些工具：Synplicity这是一个非常好的综合工具，综合效率比较高、速度也比较快，同时也能检查出代码编写中的一些错误，FPGA Express 也不错。布线工具根据选用的不同公司的fpga而选用不同的工具，Xilinx公司的产品用ISE，Altera 公司的产品选用QuartusII或者MaxplusII。以上就是数字ic设计的所谓的前端工作，下面是后端流程，后端流程的工作和投片厂家有关，设计人员的工作量在不同厂家之间相差还是比较大的 6. 综合：综合是指将rtl电路转换成特定目标（用约束来描述）的门级电路，分为Translation、Optimization 和Mappin，设计者需要编写约束文件，主要为了达到时序，面积，功耗等的要求，涉及到的综合工具如synopsys的design compiler,cadence的ambit buildgates(包含在se_pks or spc中)。毫无疑问，synopsys的DC是大家常用的，最新的版本是2003.06版。还有一个工具是magma，主要是面向0.18及以下工艺，发展比较快。 7. 门级验证：这一步是为了保证布局布线的正确性。门级验证包括了门单元的延时信息，因而需要厂家工艺库的支持。一开始要用到formality进行功能上的形式验证。通过formality检查后，要进行动态仿真和静态时序分析(STA)。STA的工具常见的工具是synopsys公司的primetime，这种工具只用来分析门级的时序，速度较快，对提高电路的分析速度很有帮助，可以在很短的时间找出timing violation，缩短验证所用的时间，并且分析的覆盖面比较广，不需要testbench。动态仿真和代码仿真一样，仿真用的工具有VCS、nc_verilog和nc_sim等，观察输出是否达到功能与时序的要求，这种验证方法需要testbench，对硬件要求高，速度慢，但是是一种比较可靠的方法8布局布线 CADENCE的SPC、MONTEREY的ICWIZARD都是很好的工具，易于使用。厂家根据工艺会加入线延时信息返回给设计者。9后仿真使用的工具和门级验证一样。

有些厂家为了尽可能缩短后端时间，可以帮你做formality检查，但是需要设计者提供源代码，设计者一般都会拒绝。好了，剩下的事情就让厂家去做吧。欢迎大家批评指正！

我对IC设计流程的一些理解（模拟IC部分）

对于模拟Asic而言，在进行设计时是不能使用verilog或者其他的语言对行为进行描述，目前已知的可以对模拟电路进行描述的语言大部分都是针对比较底层的针对管级网表的语言，比如在软件hspice和hsim 所使用的面向管级网表连接关系的语言——spice。因此如果使用语言对电路进行描述的话，在遇到比较大型的电路时使用门级或者管级网表就比较麻烦。所以，一般在进行模拟电路设计的时候可以使用图形化的方法来对模拟电路进行设计。比较常用的工具有Cadence公司的Virtuso、Laker、Epd（workview），其中Cadence自带有仿真器spectra可以实现从电路图输入到电路原理图仿真，以及根据电路图得到版图并且可以利用cadence的其他工具插件实现完整的版图验证，从而完成整个模拟电路芯片的设计流程。但是对于Laker和Epd而言，这些软件所能完成的工作只是利用foundry模拟库中基本单元构建模拟电路图，所得到的只是模拟电路的网表，而不能对该模拟电路进行仿真，因此一般在使用laker或者EPD的时候都需要将得到的模拟电路转化为网表的形式，利用第三方的仿真软件进行仿真，比如使用hsim、hspice或者pspice对得到的网表进行仿真。然后再使用第三方的版图软件进行版图设计和DRC、ERC、LVS检查，所以从设计的方便性上讲使用Cadence的全系列设计软件进行模拟电路设计是最为方便的。

在得到模拟电路的版图后就可以根据版图提取寄生参数了，寄生参数的提取方法和前面所讲的数字电路的版图参数提取是完全相同的，利用提取得到的寄生参数就可以得到互联线所对应的延迟并且将该延迟或者是RC参数反标回模拟电路图中去，从而得到更符合实际版图情况的电路图。对该电路图仿真就可以完成后仿真，得到更符合实际芯片工作情况的信号波形。

因此，在模拟电路设计中版图设计是非常重要的，一个有经验的版图设计师可以很好将各种模拟效应通过版图来避免，从而在相同设计的情况下得到性能更好的芯片设计。另外，一个准确的模拟单元库对于得到更贴近实际流片测试结果的仿真波形也具有很大帮助的。可惜目前国内的foundry做的库都不是很理想，做的比较好的就只有TSMC、UMC这种大厂。

欢迎各位达人指出错误，嘿嘿！

集成电路IC设计完整流程详解及各个阶段工具简介

IC设计完整流程及工具 IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。 2、详细设计 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。 3、HDL编码 使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。 4、仿真验证 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 5、逻辑综合――Design Compiler 仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基

IC设计基础(流程、工艺、版图、器件)-笔试集锦

IC设计基础（流程、工艺、版图、器件）笔试集锦 1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路 相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕兰微面试题目） 什么是MCU？ MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。 MCU的分类 MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。 RISC为Reduced Instruction Set Computing的缩写，中文翻译为精简执令运算集，好处是CPU核心 很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如Mac的Power PC 系列。 CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。 DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。 2、FPGA和ASIC的概念，他们的区别。（未知） 答案：FPGA是可编程ASIC。 ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一 个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与 门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计 制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点 3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）otp是一次可编程（one time programme）,掩膜就是mcu出厂的时候程序已经固化到里面去了，不能在写程序进去！( 4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目） 5、描述你对集成电路设计流程的认识。（仕兰微面试题目） 6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目） 7、IC设计前端到后端的流程和eda工具。（未知） 8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知） 9、Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题） 10、写出asic前期设计的流程和相应的工具。（威盛） 11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试） 先介绍下IC开发流程： 1.）代码输入（design input) 用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码 语言输入工具：SUMMIT VISUALHDL MENTOR RENIOR 图形输入: composer(cadence); viewlogic (viewdraw) 2.）电路仿真（circuit simulation) 将vhd代码进行先前逻辑仿真，验证功能描述是否正确 数字电路仿真工具： Verolog：CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具： AVANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）逻辑综合（synthesis tools) 逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真 中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再 仿真。最终仿真结果生成的网表称为物理网表。 12、请简述一下设计后端的整个流程？（仕兰微面试题目） 13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元 素？（仕兰微面试题目） 14、描述你对集成电路工艺的认识。（仕兰微面试题目） 15、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？（仕兰微面试题 目） 16、请描述一下国内的工艺现状。（仕兰微面试题目）

模拟IC设计进阶教学大纲

《模拟IC设计进阶》教学大纲 第一章模拟IC设计进阶课程内容简介（2学时） 1. 低功耗蓝牙（BLE）Transceiver系统结构 2. 射频Transceiver中低频模拟电路介绍 3. CMOS工艺有源及无源器件介绍 4. gm/Id设计方法介绍及曲线仿真 5. Bandgap电路仿真及版图设计 6. LDO电路仿真及版图设计 7. 有源低通滤波器（LPF）仿真及版图设计 8. Cadence软件64bit仿真环境配置 9. 虚拟机平台使用及课程设计资料导入 第二章 CMOS工艺有源及无源器件介绍（1学时） 1. MOS晶体管 2. BJT晶体管 3. 各类电阻 4. MIM电容和MOM电容 5．平面螺旋电感 6．变容二极管和变容MOS管 第三章 gm/Id设计方法介绍及曲线仿真（1学时） 1. 基于查找表方式的gm/Id设计理念介绍 2. 固定L的gm/Id曲线仿真 3. ocean脚本仿真gm/Id曲线族 第四章 Bandgap电路仿真及版图设计（6学时） 1. Bandgap参考电路基本原理分析 2. 电路原理图设计 2.1 Bandgap核心电路搭建

2.2 Bandgap中运算放大器搭建 2.3 Bandgap启动电路设计 3．电路原理图仿真方法 3.1 dc仿真及直流工作点查看 3.2 dc仿真温度参数扫描及温漂计算 3.3 stable稳定性仿真闭环参数及频率补偿 3.4 ac电源抑制比仿真 3.5 noise仿真噪声分析 4．可靠性设计 4.1 输入电压范围仿真 4.2 工艺偏差corner仿真 4.3 tran瞬态启动过程仿真 5. Bandgap版图设计 5.1 版图布局设计 5.2 差分对、电流镜、BJT、电阻版图匹配设计 5.3 版图连线、Multipart Path及guardring设计 6. calibre版图验证 6.1 drc及天线效应验证 6.2 lvs验证 7. 电路后仿真优化 7.1 calibre寄生参数提取 7.2 电路后仿真方法 第五章 LDO电路仿真及版图设计（4学时） 1. LDO电路基本原理分析 2．LDO电路原理图设计 2.1 运算放大器设计 2.2 动态偏置源极跟随buffer设计 2.3 功率管及片外滤波电容设计 3．电路原理图仿真

浅谈数字IC设计技术(一)

浅谈数字ＩＣ设计技术(一) 摘要:随着数字电路设计的规模以及复杂程度的提高，对其进行设计所花费的时间和费用也随之而提高。根据近年来的统计，对数字系统进行设计所花的时间占到了整个研发过程的60%以上。所以减少设计所花费的实践成本是当前数字电路设计研发的关键，这就必须在设计的方法上有所突破。 关键词:数字系统；IC；设计 一、数字IC设计方法学 在目前CI设计中，基于时序驱动的数字CI设计方法、基于正复用的数字CI设计方法、基于集成平台进行系统级数字CI设计方法是当今数字CI设计比较流行的3种主要设计方法，其中基于正复用的数字CI设计方法是有效提高CI设计的关键技术。它能解决当今芯片设计业所面临的一系列挑战:缩短设计周期，提供性能更好、速度更快、成本更加低廉的数字IC芯片。 基于时序驱动的设计方法，无论是HDL描述还是原理图设计，特征都在于以时序优化为目标的着眼于门级电路结构设计，用全新的电路来实现系统功能;这种方法主要适用于完成小规模ASIC的设计。对于规模较大的系统级电路，即使团队合作，要想始终从门级结构去实现优化设计，也很难保证设计周期短、上市时间快的要求。 基于PI复用的数字CI设计方法，可以满足芯片规模要求越来越大，设计周期要求越来越短的要求，其特征是CI设计中的正功能模块的复用和组合。采用这种方法设计数字CI，数字CI包含了各种正模块的复用，数字CI的开发可分为模块开发和系统集成配合完成。对正复用技术关注的焦点是，如何进行系统功能的结构划分，如何定义片上总线进行模块互连，应该选择那些功能模块，在定义各个功能模块时如何考虑尽可能多地利用现有正资源而不是重新开发，在功能模块设计时考虑怎样定义才能有利于以后的正复用，如何进行系统验证等。基于PI复用的数字CI的设计方法，其主要特征是模块的功能组装，其技术关键在于如下三个方面:一是开发可复用的正软核、硬核;二是怎样做好IP复用，进行功能组装，以满足目标CI的需要;三是怎样验证完成功能组装的数字CI是否满足规格定义的功能和时序。 二、典型的数字IC开发流程 典型的数字CI开发流程主要步骤包含如下24方面的内容: (1)确定IC规格并做好总体方案设计。 (2)RTL代码编写及准备etshtnehc代码。 (3)对于包含存储单元的设计，在RTL代码编写中插入BIST(内建自我测试)电路。 (4)功能仿真以验证设计的功能正确。 (5)完成设计综合，生成门级网表。 (6)完成DFT(可测试设计)设计。 (7)在综合工具下完成模块级的静态时序分析及处理。 (8)形式验证。对比综合网表实现的功能与TRL级描述是否一致。 (9)对整个设计进行Pre一layout静态时序分析。 (10)把综合时的时间约束传递给版图工具。 (11)采样时序驱动的策略进行初始化nooprlna。内容包括单元分布，生成时钟树 (12)把时钟树送给综合工具并插入到初始综合网表。 (13)形式验证。对比插入时钟树综合网表实现的功能与初始综合网表是否一致。 (14)在步骤(11)准布线后提取估计的延迟信息。 (15)把步骤(14)提取出来的延迟信息反标给综合工具和静态时序分析工具。 (16)静态时序分析。利用准布线后提取出来的估计延时信息。 (17)在综合工具中实现现场时序优化(可选项)。

IC设计的一些事情

当你坐在计算机旁工作或在网上冲浪，当你打开电视机欣赏节目，当你在川流不息的人群中拿起无绳电话，当你的VCD或DVD正在播放惊心动魄的hoolywood 电影......你可知道在这些和我们的生活悉悉相关的IC设计者（大规模集成电路）在默默的工作。 个人电脑、因特网、无绳电话、天气预报、模拟战争、空中预警、导弹卫星......几乎所有的新名词都和IC密切相关。IC工业的成就和未来正引起人类社会新的变革。当比尔.盖茨在condex大会上为我们描绘如诗般的internet生活；当intel和amd宣布里程碑式的1G处理器；你是否了解为致力于创造和改变人们生活方式的IC设计工程师是如何把我们的每一个梦想变成现实？ 笔者愿以一个普通设计人员的身份帮你撩开IC设计的神秘面纱。 1，项目和课题； （1）Herbert Kroemer说过这样的名言：“任何一种新的并具创造性的技术的应用原理总是，也一直都是，因为这种技术所创造的应用。” 设计IC的唯一目的就是为了满足某种需求，譬如CPU和DRAM是为了计算机而存在；而80C51系列单片机就是因为很多的工控应用而蓬勃发展，而象mpeg1,mpeg2，mp3解码器这些专用电路更是目的明确。因此IC设计项目总是和应用密切相关。不要盯住无用的“新技术”而投入过份的精力。早在voodoo之前Nviria公司就创造了曲面帖图技术，但这种技术太超前了，以致它现在都是不切实际的幻想。然而任何IC开发计划又都必须具有前瞻性，只是这种前瞻性必须是也只能是：当芯片在制造厂流片成功时正是它所对应的技术即将或大量应用时。 （2）在IC设计行业，“时间就是金钱”是永远不变的铁律。 没有那个公司会做过时的IC，再傻的老板都不会在现在把开发mpeg1或10M以太网芯片做为自己的目标，因为技术和应用发展的方向正在淘汰他们，一切不和时宜和不具前瞻性的项目都不具吸引力。我所在的term就将千兆以太网芯片作为自己的努力方向，因为它比现在正流行的传输率快一个阶段。随千兆以太网标准的推出，未来的局域网应用一定会是千兆的天下，这称为技术贮备。NVIDIA公司在推出TNT2时早在研发NV20。符合技术发展潮流和应用规律的项目是保证投资回报和团队生存的基本要求。 （3）“没有人愿意和巨人打架”，syrex和IDT的失败正是这句话的真实印证。任何产品目标都必须是切实可行符合业界规范的。一个小的刚刚涉足IC设计的trem将CPU设计作为自己的目标无疑是可笑和毫无意义的。他必须了解自己的研发能力可以达到什么样的程度，这包括了项目带头人的能力和技术专长，包括了整个团队的开发经验等等。在IC设计中，最讲究的就是要“专”，不要什么都想干，往往什么都干不成。比如一个在网络开发方面有经验的TERM没必要选择开发单片机，最可能的是他会开发网路产品而在需要用单片机或DSP作为microcontroller时去买nation semiconducter或TI的芯核(我们所属的TMI公司就是这样)；我们在开发USB芯片的过程中，从来不把host controller作为自己的目标，因为作为一个在国内的刚刚组建的IC design term，我们根本没有技术，经验和能力去和nec、philips、intel或、nation semiconductor比较。即使我们研发的USB1.1标准的芯核也只可以作为usb接口的以太网卡的一部分来使用，而不是作为一款单独的产品； 众所周知曾经有中国的SVCD规范出台，SVCD的最终失败正是因为它不符合国际标准；符合标准是IC设计的前提，计算机产业的迅速发展正是因为它的标准化。对标准的兼容性是一片IC是否可以被市场认可的关键。VIA正是因为intel在很多技术上的专利而不得不收购S3、syrex等公司来换取技术专利交换协议以保持和intel处理器的兼容性。另外，一个研发团队对标准的掌握程度和速度直接决定产品在市场中的成败。我们在开发USB接口的100M以太网卡芯片的过程中，之所以USB部分开发迅速，而network的mac部分遇到

IC设计流程

设计流程 IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。 2、详细设计 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。 3、HDL编码 使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。 4、仿真验证 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 5、逻辑综合――Design Compiler

仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门 级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler，仿真工具选 择上面的三种仿真工具均可。 6、STA Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。STA工具有Synopsys的Prime Time。 7、形式验证 这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。形式验证工具有Synopsys的Formality。前端设计的流程暂时写到这里。从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。 Backend design flow后端设计流程： 1、DFT Design ForTest，可测性设计。芯片内部往往都自带测试电路，DFT的目的就是在设计的时候就考虑将来的测试。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。关于DFT，有些书上有详细介绍，对照图片就好理解一点。DFT工具Synopsys的DFT Compiler

数字IC设计笔试面试经典100题

1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 5：为什么触发器要满足建立时间和保持时间？ 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。 （比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。 6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间+ 第二级触发器的建立时间< = 时钟周期。

关于IC验证经验的总结

关于IC验证经验的总结 完整的、详细的设计规范是验证工作的重要起点。 验证工作根据设计规范（Specification）进行，详细的Spec是RTL代码的编写工作的依据，也是验证工作的依据。当验证过程发现DUT的响应与testbench预计的不符时，需要根据Spec判断是DUT出现错误还是testbench出现错误。 参数化的全局定义 ?Register相关位及其数值的全局宏定义。reg_define.v ?相关路径的全局宏定义。define_board.v ?系统重要变量的显示信息。display.v ?与Register相关的比较任务和报错任务。reg_cmp ?时钟周期参数的定义，一般局部定义，用parameter定义。 存取波形及相应变量的数据，使用`ifdef为全局定义使用 1.波形源头文件是VCD波形，但过于庞大，可用来做功耗分析。 $dumpfile(“wave.vcd”); $dumpvars(0,xxx); $dump0ff; $dumpflush; 2.SHM波形是Cadence的，可以用simvision打开。 $shm_open(“wave.shm”); $shm_probe(xxx,“AST”); $shm_close; 3.FSDB波形是Novas的，可以用nwave打开。 $fsdbDumpfile(“wave.fsdb”); $fsdbDumpvars(0,xxx); 4.VPD波形是Synopsys的，可以用dve打开。 $vcdplusfile(“wave.vpd”); $vcdpluson(0,xxx); 5.变量的存取，可以使用宏来选择变量的存取与否与存取时间使用。

模拟ic设计的九个级别

模拟IC设计的九个级别【转载】 来源：徐雅杭的日志 一篇好文章, 摘录于此,以示激励. 一级 你刚开始进入这行，对PMOS/NMOS/BJT什么的只不过有个大概的了解，各种器件的特性你也不太清楚，具体设计成什么样的电路你也没什么主意，你的电路图主要看国内杂志上的文章，或者按照教科书上现成的电路，你总觉得他们说得都有道理。你做的电路主要是小规模的模块，做点差分运放，或者带隙基准的仿真什么的你就计算着发文章，生怕到时候论文凑不够。总的来说，基本上看见运放还是发怵。你觉得spice是一个非常难以使用而且古怪的东西。 二级 你开始知道什么叫电路设计，天天捧着本教科书在草稿纸上狂算一气。你也经常开始提起一些技术参数，Vdsat、lamda、early voltage、GWB、ft之类的。总觉得有时候电路和手算得差不多，有时候又觉得差别挺大。你也开始关心电压，温度和工艺的变化。例如低电压、低功耗系统什么的。或者是超高速高精度的什么东东，时不时也来上两句。你设计电路时开始计划着要去tape out，虽然tape out看起来还是挺遥远的。这个阶段中，你觉得spice很强大，但经常会因为AC仿真结果不对而大伤脑筋。 三级 你已经和PVT斗争了一段时间了，但总的来说基本上还是没有几次成功的设计经验。你觉得要设计出真正能用的电路真的很难，你急着想建立自己的信心，可你不知道该怎么办。你开始阅读一些JSSC或者博士论文什么的，可你觉得他们说的是一回事，真正的芯片或者又不是那么回事。你觉得Vdsat什么的指标实在不够精确，仿真器的缺省设置也不够满足你的要求，于是你试着仿真器调整参数，或者试着换一换仿真器，但是可它们给出的结果仍然是有时准有时不准。你上论坛，希望得到高手的指导。可他们也是语焉不详，说得东西有时对有时不对。这个阶段中，你觉得spice虽然很好，但是帮助手册写的太不清楚了。 四级 你有过比较重大的流片失败经历了。你知道要做好一个电路，需要精益求精，需要战战兢兢的仔细检查每一个细节。你发现在设计过程中有很多不曾设想过的问题，想要做好电路需要完整的把握每一个方面。于是你开始系统地重新学习在大学毕业时已经卖掉的课本。你把能能找到的相关资料都仔细的看了一边，希望能从中找到一些更有启发性的想法。你已经清楚地知道了你需要达到的电路指标和性能，你也知道了电路设计本质上是需要做很多合理的折中。可你搞不清这个“合理”是怎么确定的，不同指标之间的折中如何选择才好。你觉得要设计出一个适当的能够正常工作的电路真的太难了，你不相信在这个世界上有人可以做到他们宣称的那么好，因为聪明如你都觉得面对如此纷杂的选择束手无策，他们怎么可能做得到？这个阶段中，你觉得spice功能还是太有限了，而且经常对着"time step too small"的出错信息发呆，偶尔情况下你还会创造出巨大的仿真文件让所有人和电脑崩溃。 五级 你觉得很多竞争对手的东西不过如此而已。你开始有一套比较熟悉的设计方法。但是你不知道如何更加优化你手头的工具。你已经使用过一些别人编好的脚本语言，但经常碰到很多问

IC设计流程之实现篇全定制设计

IC设计流程之实现篇——全定制设计 要谈IC设计的流程，首先得搞清楚IC和IC设计的分类。 集成电路芯片从用途上可以分为两大类：通用IC（如CPU、DRAM/SRAM、接口芯片等）和专用IC（ASIC）（Application Specific Integrated Circuit），ASIC是特定用途的IC。从结构上可以分为数字IC、模拟IC和数模混合IC三种，而SOC（System On Chip，从属于数模混合IC）则会成为IC设计的主流。从实现方法上IC设计又可以分为三种，全定制（full custom）、半定制（Semi-custom）和基于可编程器件的IC设计。全定制设计方法是指基于晶体管级，所有器件和互连版图都用手工生成的设计方法，这种方法比较适合大批量生产、要求集成度高、速度快、面积小、功耗低的通用IC或ASIC。基于门阵列（gate-array）和标准单元（standard-cell）的半定制设计由于其成本低、周期短、芯片利用率低而适合于小批量、速度快的芯片。最后一种IC设计方向，则是基于PLD或FPGA器件的IC设计模式，是一种“快速原型设计”，因其易用性和可编程性受到对IC制造工艺不甚熟悉的系统集成用户的欢迎，最大的特点就是只需懂得硬件描述语言就可以使用EDA工具写入芯片功能。从采用的工艺可以分成双极型(bipolar)，MOS和其他的特殊工艺。硅（Si）基半导体工艺中的双极型器件由于功耗大、集成度相对低，在近年随亚微米深亚微米工艺的的迅速发展，在速度上对MOS管已不具优势，因而很快被集成度高，功耗低、抗干扰能力强的MOS管所替代。MOSFET工艺又可分为NMOS、PMOS和CMOS三种；其中CMOS工艺发展已经十分成熟，占据IC市场的绝大部分份额。GaAs器件因为其在高频领域（可以在0.35um下很轻松作到10GHz）如微波IC中的广泛应用，其特殊的工艺也得到了深入研究。而应用于视频采集领域的CCD传感器虽然也使用IC一样的平面工艺，但其实现和标准半导体工艺有很大不同。在IC开发中，常常会根据项目的要求（Specifications）、经费和EDA工具以及人力资源、并考虑代工厂的工艺实际，采用不同的实现方法。 其实IC设计这个领域博大精深，所涉及的知识工具领域很广，本系列博文围绕EDA工具展开，以实现方法的不同为主线，来介绍这三种不同的设计方法：全定制、半定制和基于FPGA

中国IC设计公司现状和发展分析

中国IC设计公司现状和发展分析 1. 200万门是最大设计规模 本次调查显示了中国IC设计公司的地域分布特点，84%的IC设计公司主要集中在沿海城市及北京市，其中上海、无锡和杭州三地占40%，北京占26%，深圳为18%，成都/重庆占5%，西安和武汉分别为4%和3%。 目前，中国IC设计公司的主要资金来源是自筹和政府，中小规模的公司占主体，如下图图1所示。 在被调查的公司中，平均每个公司有6个产品系列，44%的受访公司产品系列在5个以下，20个以上占10%。目前，中国IC设计公司的最大设计规模为200万门(图1)。数字IC产品的设计水平主要集中在0.25到0.5微米以及0.5到1.5微米内，分别占34%和29%，小于0.25微米仅占20%；模拟IC中50%采用0.5到1.5微米，1.5微米以上占42%。 2. 主流产品通信类第一、消费类第二 42%受访公司的产品主要应用领域为通信，34%为消费类，分别占第一、二位；工业电子和计算机类分别占10%和8%。受访公司的主要产品集中在ASIC、MCU、视频类IC和数模混合IC，如图1所示，显示了通信领域对ASIC和MCU的巨大需求。另一方面也反映出由于经济实力和规模的制约，ASSP等标准器件的设计仍然处于弱势。 通信类产品是目前国产IC中最主要的一类，本次调查显示42%的公司涉足该类产品，52%的受访者认为此类产品发展前景最好(图2)，28%的受访公司在未来的两年中将会推出通信类IC产品，但仅为第二位(图3)，暴露出中国IC设计公司对更高技术含量的通信类设计仍信心不足。随着中国在通信基础设施的大量资金投入，通信IC的市场的进一步扩大必将吸引更多国内IC设计公司的关注。请参见图2，图3。 图2 图3 在被调查公司的产品类型中，电视/视频/显示相关产品占12%，位居第三。该数据显示未来视频相关产品为广大IC公司所看好，这与目前宽带到户、数字HDTV、MPEG技术的发展趋势

2017年数字IC设计工程师招聘面试笔试100题附答案

2017年数字IC设计工程师招聘面试笔试100 题附答案 1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。

4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 5：为什么触发器要满足建立时间和保持时间？ 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。 （比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。 6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？

IC设计后端流程(初学必看)

基本后端流程（漂流&雪拧） ----- 2010/7/3---2010/7/8 本教程将通过一个8*8的乘法器来进行一个从verilog代码到版图的整个流程（当然只是基本流程，因为真正一个大型的设计不是那么简单就完成的），此教程的目的就是为了让大家尽快了解数字IC设计的大概流程，为以后学习建立一个基础。此教程只是本人探索实验的结果，并不代表容都是正确的，只是为了说明大概的流程，里面一定还有很多未完善并且有错误的地方，我在今后的学习当中会对其逐一完善和修正。 此后端流程大致包括以下容： 1.逻辑综合（逻辑综合是干吗的就不用解释了把？） 2.设计的形式验证（工具formality） 形式验证就是功能验证，主要验证流程中的各个阶段的代码功能是否一致，包括综合前RTL 代码和综合后网表的验证，因为如今IC设计的规模越来越大，如果对门级网表进行动态仿真的话，会花费较长的时间（规模大的话甚至要数星期），这对于一个对时间要求严格（设计周期短）的asic设计来说是不可容忍的，而形式验证只用几小时即可完成一个大型的验证。另外，因为版图后做了时钟树综合，时钟树的插入意味着进入布图工具的原来的网表已经被修改了，所以有必要验证与原来的网表是逻辑等价的。 3.静态时序分析（STA），某种程度上来说，STA是ASIC设计中最重要的步骤，使用primetime 对整个设计布图前的静态时序分析，没有时序违规，则进入下一步，否则重新进行综合。 （PR后也需作signoff的时序分析） 4.使用cadence公司的SOCencounter对综合后的网表进行自动布局布线（APR） 5.自动布局以后得到具体的延时信息（sdf文件，由寄生RC和互联RC所组成）反标注到 网表，再做静态时序分析，与综合类似，静态时序分析是一个迭代的过程，它与芯片布局布线的联系非常紧密，这个操作通常是需要执行许多次才能满足时序需求，如果没违规，则进入下一步。 6.APR后的门级功能仿真（如果需要） 7.进行DRC和LVS，如果通过，则进入下一步。 8.用abstract对此8*8乘法器进行抽取，产生一个lef文件，相当于一个hard macro。 9.将此macro作为一个模块在另外一个top设计中进行调用。 10.设计一个新的ASIC,第二次设计，我们需要添加PAD，因为没有PAD，就不是一个完整的 芯片，具体操作下面会说。 11.重复第4到7步

数字IC设计工具介绍

COMPOSER - CADENCE 逻辑图输入 这个工具主要针对中小规模的ASIC以及MCU电路的逻辑设计,大的东西可能需要综合了。虽然现在电路越设计越大，有人言必称SYNOPSYS，但只要仔细到市场上端详一下，其实相当大部分真正火暴卖钱的东西还是用CADENCE的COMPOSER加VIRTUOSO加VERILOG—XL加DRACULA流程做的。原因很简单，客户可不买你什么流程的帐，什么便宜性能又好就买什么。备用PC上的工具：WORKVIEW OFFICE DC - SYNOPSYS 逻辑综合 这个不用说了，最经典的。但老实说在我们现在的设计流程里用得还不多，最关键问题还是一个市场切入问题。备用工作站上的工具：AMBIT，这个工具其实很不错，它和SE都是CADENCE出的，联合起来用的优势就很明显了。PC上用的备用工具可以选NT版的SYNOPSYS，SYNPILIFY也不错，但主要是用做FPGA综合的。其实最终你拿到的库有时最能说明问题，它不支持某工具，转换？急吧。 VIRTUOSO - CADENCE 版图设计 这个大家比较熟了，但个人还是喜欢用PC上的TANNER。原因是层与层之间的覆盖关系用调色的模式显示出来比直接覆盖显示就是舒服。可惜人家老大，国产的《熊猫》也学了这个模式。倒是以前有个COMPASS，比较好用，可惜现在不知哪去了。 SE - CADENCE 自动布局布线 有了它，很多手工版图的活儿就可以不用做的，实在是一大进步。可惜残酷市场上如果规模不大的东西人家手画的东西比你自动布的小40%，麻烦就大了。APOLLO用的人还不是很多吧。PC上的TANNER 据说也能做，针对线宽比较粗，规模不太大的设计。 VERILOG—XL - CADENCE 逻辑仿真 VERILOG就是CADENCE的发明，我们的版本比较老，现在该工具是不是停止开发了？CADENCE 新推都叫NC-VERILOG。SYNOPSYS的VCS是不是比NC强，反正两公司喊的挺凶，哪位对这个两个东西都比较了解，不妨对比一下。PC上的Model Sim也很不错。我一直觉得仿真是数字逻辑设计的核心，DEGUG 靠脑子和手推是不够用的。可惜往往有时候还不能过分依赖仿真结果，因为一些因素还是不能完全包罗进去。如果哪天真的仿真完芯片就必定OK了，做芯片的乐趣也没了。 DRACULA - CADENCE LVS、DRC、ERC、LPE 虽然比较老，已经成了CADENCE搭售的产品，但是经典了。 STAR—SIM - SYNOPSYS（原A VANT！）后仿真 如果你对小规模的电路不放心（尤其是自建库的设计），用这个做一次FULL-CHIP的后仿真，问题就不大了。还有一个是查电路的故障，一个芯片所有逻辑设计都对的，东西就出不来，可以针对性的仿真内部的关键信号。不看过就不知道，其实内部信号的传输远不如你在数字仿真时漂亮。 以上都是传统工具，还有好多新出的工具，因为只是停留在概念基础上，不敢评论了。 以下是几个硬件工具： 示波器、信号发生器、逻辑分析仪： 尤其是逻辑分析仪，查找硬件故障，甚至分析简单的通讯协议，好东西。

3.2模拟集成电路设计-差分放大器版图

集成电路设计实习Integrated Circuits Design Labs I t t d Ci it D i L b 单元实验三（第二次课） 模拟电路单元实验－差分放大器版图设计 2007-2008 Institute of Microelectronics Peking University

实验内容、实验目的、时间安排 z实验内容： z完成差分放大器的版图 z完成验证：DRC、LVS、后仿真 z目的： z掌握模拟集成电路单元模块的版图设计方法 z时间安排： z一次课完成差分放大器的版图与验证 Institute of Microelectronics, Peking University集成电路设计实习－单元实验三Page1

实验步骤 1.完成上节课设计放大器对应的版图 对版图进行、检查 2.DRC LVS 3.创建后仿真电路 44.后仿真（进度慢的同学可只选做部分分析） z DC分析：直流功耗等 z AC分析：增益、GBW、PM z Tran分析：建立时间、瞬态功耗等 Institute of Microelectronics, Peking University集成电路设计实习－单元实验三Page2

Display Option z Layout->Options ->Display z请按左图操作 Institute of Microelectronics, Peking University集成电路设计实习－单元实验三Page3

由Schematic创建Layout z Schematic->Tools->Design Synthesis->Layout XL->弹出窗口 ->Create New->OK >选择Create New>OK z Virtuoso XL->Design->Gen From Source->弹出窗口 z选择所有Pin z设置Pin的Layer z Update Institute of Microelectronics, Peking University集成电路设计实习－单元实验三Page4

IC设计流程及工具

[FPGA/CPLD]典型的FPGA设计流程 skycanny 发表于 2005-12-8 22:17:00 转自EDA专业论坛作者：lixf 1.设计输入 1)设计的行为或结构描述。 2)典型文本输入工具有UltraEdit-32和Editplus.exe.。

3)典型图形化输入工具-Mentor的Renoir。 4)我认为UltraEdit-32最佳。 2.代码调试 1)对设计输入的文件做代码调试，语法检查。 2)典型工具为Debussy。 3.前仿真 1)功能仿真 2)验证逻辑模型(没有使用时间延迟)。 3)典型工具有Mentor公司的ModelSim、Synopsys公司的VCS和VSS、Aldec公司的Active、Ca dense公司的NC。 4)我认为做功能仿真Synopsys公司的VCS和VSS速度最快，并且调试器最好用，Mentor公司的ModelSim对于读写文件速度最快，波形窗口比较好用。 4.综合 1)把设计翻译成原始的目标工艺 2)最优化 3)合适的面积要求和性能要求 4)典型工具有Mentor公司的LeonardoSpectrum、Synopsys公司的DC、Synplicity公司的Synp lify。 5)推荐初学者使用Mentor公司的LeonardoSpectrum，由于它在只作简单约束综合后的速度和面积最优，如果你对综合工具比较了解，可以使用Synplicity公司的Synplify。 5.布局和布线 1)映射设计到目标工艺里指定位置 2)指定的布线资源应被使用 3)由于PLD市场目前只剩下Altera，Xilinx，Lattice，Actel，QuickLogic，Atmel六家公司，其中前5家为专业PLD公司，并且前3家几乎占有了90％的市场份额，而我们一般使用Altera，Xilinx公司的PLD居多，所以典型布局和布线的工具为Altera公司的Quartus II和Maxplus II、Xilinx公司的ISE和Foudation。 4)Maxplus II和Foudation分别为Altera公司和Xilinx公司的第一代产品，所以布局布线一般使用Quartus II和ISE。 6.后仿真 1)时序仿真 2)验证设计一旦编程或配置将能在目标工艺里工作（使用时间延迟）。 3)所用工具同前仿真所用软件。 7.时序分析 4)一般借助布局布线工具自带的时序分析工具，也可以使用Synopsys公司的 PrimeTime软件和Mentor Graphics公司的Tau timing analysis软件。 8.验证合乎性能规范 1)验证合乎性能规范，如果不满足，回到第一步。 9.版图设计 1)验证版版图设计。