模可变计数器设计(Verilog语言)讲解
模可变计数器设计
(一)实验目的
1、进一步熟悉实验装置和QuartusⅡ软件的使用；
2、进一步熟悉和掌握EDA设计流程；
3、学习简单组合、时序电路的EDA设计；
4、学习计数器中二进制码到BCD码的转换技巧；
5、学习实验装置上数码管的输出方法。
(二)设计要求
完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现模可变计数器功能，具体要求如下：
1、设置一个按键控制改变模值，按键按下时模为10-99之间（具体数值自行确定）的
数，没按下时模为100-199之间（具体数值自行确定）的数；
2、计数结果用三位数码管十进制显示。
(三)主要仪器设备
3、微机1台
4、QuartusII集成开发软件1套
5、EDA实验装置1套
(四)实验步骤
主要有三个模块
1：一个模20和模119的计数器
2：数码管的显示
3：BCD的调整
源程序：
module count (clk,m,en,rst,a,sel,SG,d);
input clk,m,en,rst;
output [7:0] SG;
output [2:0] sel;
output a;
(* synthesis, keep *) reg clk1;
(* synthesis, keep *) wire [3:0] gw,sw,bw;
/*(* synthesis, keep *) */reg [3:0]a;
reg [11:0] q;
reg [11:0] model;
reg [7:0] cnt,SG;
reg [2:0] sel;
reg [0:0]d;
output [0:0]d;
always @(posedge clk)
begin cnt=cnt+1;
if (cnt==200) begin clk1=1'b1; cnt=0; end
else clk1=1'b0; //200分频，CLK为数码管扫描频率，CLK1为计数频率
if (sel<2) sel=sel+1; else sel=0; end //sel为数码管选择
always @(sel) begin
case (sel)
0: a=bw; //0数码管为百位
1: a=sw; //1数码管为十位
2: a=gw; //2数码管为个位
default: a=0;
endcase
case (a)
0:SG<=8'b00111111; 1:SG<=8'b00000110;
2:SG<=8'b01011011; 3:SG<=8'b01001111;
4:SG<=8'b01100110; 5:SG<=8'b01101101;
6:SG<=8'b01111101; 7:SG<=8'b00000111;
8:SG<=8'b01111111; 9:SG<=8'b01101111; //8段译码值
default: SG=8'b11111111;
endcase end
always @(m)
if (m) model=12'b000000100000; //模值20
else model=12'b000100011001; //模值119
assign gw=q[3:0];
assign sw=q[7:4];
assign bw=q[11:8];
always @(posedge clk1,negedge rst)
begin
if (!rst) q=0;
else if (en)
begin
if (q begin if (gw==9) begin q=q+7; if (sw==9) q=q+96; end //BCD调整 else q=q+1; end else q=0; end end always @(q) if(q else d<=1; endmodule 波形仿真： Clk1是计数频率，每来一个clk1信号q计数一次 如图所示：rst=1有效时开始计数clk为扫描频率sel=0时数码管显示百位a=0 sel=1时数码管显示十位a=1 sel=2时数码管显示个位a=3 m=1 模20计数器 m=0 模119计数器 管脚分配： SG[0] PIN_F13 SG[1] PIN_F14 SG[2] PIN_F15 SG[3] PIN_E15 SG[4] PIN_F16 SG[5] PIN_F17 SG[6] PIN_E18 SG[7] PIN_F18 clk PIN_C13 en PIN_H8 m PIN_J9 rst PIN_C5 sel[0] PIN_G18 sel[1] PIN_G17 sel[2] PIN_G16 d[0] PIN_G13 (五)实验心得 本实验主要是三大模块的编写，第一次的实验在老师给的参考代码下进行的，不过错误依然很多，主要有几个重点药掌握，一是首先要编写出能够计数的模块，用m来控制模值的变化m=1时模值为20 m=0时模值为119；二是计数模块都是二进制计数的，而要在数码管上显示计数的话就必须进行BCD调整，并且q是一个是十二位的寄存器，通过把gw=q[3:0]; sw=q[7:4]; bw=q[11:8]赋值的方法；一个个的显示在数码管上，由于clk的频率比较快，所以可以看到三位数码管显示的值，我觉得管脚分配也是比较关键的！一开始我就把个位和百位显示的值搞反了 序列信号发生和检测器设计 (一)实验目的 1、进一步熟悉EDA实验装置和QuartusⅡ软件的使用方法； 2、学习有限状态机法进行数字系统设计； 3、学习使用原理图输入法进行设计。 (二)设计要求 完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现一个串行序列信号发生器和一个序列信号检测器的功能，具体要求如下： 1、先用设计0111010011011010序列信号发生器，其最后6BIT数据用LED显示出来； 2、再设计一个序列信号检测器，检测上述序列信号，若检测到串行序列“11101”则 输出为“1”，否则输出为“0”； (三)主要仪器设备 1、微机1台 2、QuartusII集成开发软件1套 3、EDA实验装置1套 (四)实验步骤 主要两部分 1：序列信号发生器设置q<=16'b0111010011011010; q[0]<=q[15]; Q<=q[15]; q[15:1]<=q[14:0] ; 通过循环移位串行输出 2：序列信号检测器 状转移态图一共有六个状态分别为 S = 5'd00000, A = 5'd00001, B = 5'd00011, C = 5'd00110, D = 5'd01101, E = 5'd11010; 源程序：module xulie(clk,rst,z,Q,led); input clk,rst; output Q,z; output [4:0] led; reg [4:0] led; reg [4:0] state; reg Q,z; reg [4:0] a; reg [15:0] q; parameter S = 5'd00000, A = 5'd00001, B = 5'd00011, C = 5'd00110, D = 5'd01101, E = 5'd11010; always @(posedge clk) begin if(rst==0) begin q<=16'b0111010011011010; end else begin q[0]<=q[15]; Q<=q[15]; q[15:1]<=q[14:0] ; end end always @(posedge clk) begin if(state==D && Q==1) begin z<=1; led<=5'b11101;end else begin z<=0;led<=5'b00000;end end always @(posedge clk or negedge rst) if(!rst) begin state<=S;end else casex(state) S: if(Q==1) state<=A; else state<=S; A: if (Q==1) state<=B; else state<= S; B: if (Q==1) state<=C; else state<=S; C: if(Q==0) state<=D; else state<=C; D: if(Q==1) state<=E; else state<=S; E: if(Q==0) state<=S; else state<=A; default: state<=S; endcase endmodule 波形仿真 当rst=1是序列信号发生器循环发出0111010011011010 当检测到11101是z=1输出高电平，并且同时使11101序列显示在五个led灯上 (五)实验心得 做实验之前准备了很多，实验时还是出现了很多问题，一开始序列信号发生器在第一个周期之后就会多出一个0即输出00111010011011010，原因在于Q<=q[15]; q[15:1]<=q[14:0] ; q[0]<=Q;因为q[0]<=Q需要一个时钟的上升沿才能执行，所以就会多输出一个0；其次状态转移图也是关键，需要记忆六个不同的状态；做这个实验让我学到了casex的一些用法；进一步了解编写verilog语言 6、编写一个4位加法计数器VHDL源程序，要求：复位信号reset低电平清零，变高后在clk上升沿开始工作，输入时钟信号为clk，输出为q。(以十二进制为例) LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY counter IS PORT(clk,reset:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY priorityencoder ARCHITECTURE rtl OF counter IS SIGNAL count: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN q<=cout; PROCESS(clk,reset)IS BEGIN IF(reset=’0’)THEN cout<="0000"; ELSIF(clk’EVENT AND clk=’1’)THEN IF(cout="1011")THEN cout<="0000" ELSE cout<=cout+’1’; END IF; END IF; END PROCESS; END ARCHITECTURE rtl; 4位二进制并行加法器的源程序ADDER4B.VHD LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY ADDER4B IS --4位二进制并行加法器PORT(CIN：IN STD_LOGIC；--低位进位 A：IN STD_LOGIC_VECTOR(3 DOWNTO 0)；--4 位加数 B：IN STD_LOGIC_VECTOR(3 DOWNTO 0)；--4 位被加数 S：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)；--4 位和 CONT：OUT STD_LOGIC)； END ADDER4B； ARCHITECTURE ART OF ADDER4B IS SIGNAL SINT：STD_LOGIC_VECTOR(4 DOWNTO 0)； SIGNAL AA，BB：STD_LOGIC_VECTOR(4 DOWNTO 0)； BEGIN AA<='0'& A；--将4位加数矢量扩为5位，为进位 提供空间 BB<='0'& B；--将4位被加数矢量扩为5位，为进 位提供空间 SINT<=AA+BB+CIN ； S<=SINT(3 DOWNTO 0)； CONT<=SINT(4)； END ART； 8位二进制加法器的源程序ADDER8B.VHD LIBRARY IEEE； USE IEEE_STD.LOGIC_1164.ALL； USE IEEE_STD.LOGIC_UNSIGNED.ALL： ENTITY ADDER8B IS --由4位二进制并行加法器级联而成的8位二进制加法器 PORT(CIN：IN STD_LOGIC； A：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； B：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； S：OUT STD_LOGIC_VECTOR(7 DOWNTO 0)； COUT：OUT STD_LOGIC)； END ADDER8B； ARCHICTURE ART OF ADDER8B IS COMPONENET ADDER4B --对要调用的元件ADDER4B的界面端口进行定义 PORT(CIN：IN STD_LOGIC； A：IN STD_LOGIC_VECTOR(3 DOWNTO 0)； B：IN STD_LOGIC_VECTOR(3 DOWNTO 0)； S：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； CONT：OUT STD_LOGIC)； END COMPONENT ； SIGNAL CARRY_OUT：STD_LOGIC；--4位加法器的进 位标志 BEGIN U1：ADDER4B --例化(安装)一个4位二进制加法 器U1 PORT MAP(CIN=>CIN，A=>A(3 DOWNTO 0)，B=>B(3 DOWNTO0)， S=>S(3 DOWNTO 0)，COUT=>CARRY_OUT)； U2：ADDER4B --例化(安装)一个4位二进制加法器U2 PORT MAP(CIN=>CARRY_OUT，A=>A(7 DOWNTO 4)， B=>B(7 DOWNTO 4)， S=>S (7 DOWNTO 4)；CONT=>CONT)； END ART； 六进制计数器的源程序CNT6.VHD(十进制计数器的源程序 CNT10.VHD与此类似) LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY CNT6 IS PORT (CLK：IN STD_LOGIC； CLR：IN STD_LOGIC； ENA：IN STD_LOGIC； CQ：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； 电子通信与软件工程 系2013-2014学年第2学期 《数字电路与逻辑设计实验》实验报告 --------------------------------------------------------------------------------------------------------------------- 班级: 姓名: 学号: 成绩: 同组成员: 姓名: 学号: --------------------------------------------------------------------------------------------------------------------- 一、 实验名称:集成计数器及寄存器的运用 二、实验目的: 1、熟悉集成计数器逻辑功能与各控制端作用。 2、掌握计数器使用方法。 三、 实验内容及步骤: 1、集成计数器74LS90功能测试。74LS90就是二一五一十进制异步计数器。逻辑简图为图8、1所示。 四、 五、 图8、1 六、 74LS90具有下述功能: ·直接置0(1)0(2)0(.1)R R ,直接置9(S9(1,·S,.:,＝1) ·二进制计数(CP 、输入QA 输出) ·五进制计数(CP 2输入Q D Q C Q B 箱出) ·十进制计数(两种接法如图8.2A 、B 所示) ·按芯片引脚图分别测试上述功能,并填入表 8、1、表8、2、表8、3中。 图8、2 十进制计数器 2、计数器级连 分别用2片74LS90计数器级连成二一五混合进制、十进制计数器。 3、任意进制计数器设计方法 采用脉冲反馈法(称复位法或置位法)。可用74LS90组成任意模(M)计数器。图8、3就是用74LS90实现模7计数器的两种方案,图(A)采用复位法。即计数计到M异步清0。图(B)采用置位法,即计数计到M一1异步置0。 图8、3 74LS90 实现七进进制计数方法 （1）按图8、3接线,进行验证。 （2）设计一个九进制计数器并接线验证。 （3）记录上述实验的同步波形图。 四、实验结果: 哈尔滨工业大学(威海) 电子学课程设计报告带有整点报时的数字钟设计与制作 姓名: 蒋栋栋 班级: 0802503 学号: 080250331 指导教师: 井岩 目录 一、课程设计的性质、目的和任务 (3) 二、课程设计基本要求 (3) 三、设计课题要求 (3) 四、课程设计所需要仪器 (4) 五、设计步骤 (4) 1、整体设计框图 (4) 2、各个模块的设计与仿真 (4) 2.1分频模块 (4) 2.2计数器模块 (6) 2.3控制模块 (10) 2.4数码管分配 (13) 2.5显示模块 (14) 2.6报时模块 (16) 六、调试中遇到的问题及解决的方法 (18) 七、心得体会 (18) 一、课程设计的性质、目的和任务 创新精神和实践能力二者之中，实践能力是基础和根本。这是由于创新基于实践、源于实践，实践出真知，实践检验真理。实践活动是创新的源泉，也是人才成长的必由之路。 通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。 二、课程设计基本要求 掌握现代大规模集成数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。 三、设计课题要求 （1）构造一个24小时制的数字钟。要求能显示时、分、秒。 （2）要求时、分、秒能各自独立的进行调整。 （3）能利用喇叭作整点报时。从59分50秒时开始报时，每隔一秒报时一秒，到达00分00秒时，整点报时。整点报时声的频率应与其它的报时声频有明显区别。 #设计提示（仅供参考）： （1）对频率输入的考虑 数字钟内所需的时钟频率有：基准时钟应为周期一秒的标准信号。报时频率可选用1KHz和2KHz左右(两种频率相差八度音，即频率相差一倍)。另外，为防止按键反跳、抖动，微动开关输入应采用寄存器输入形式，其时钟应为几十赫兹。 （2）计时部分计数器设计的考虑 分、秒计数器均为模60计数器。 小时计数为模24计数器，同理可建一个24进制计数器的模块。 （3）校时设计的考虑 数字钟校准有3个控制键：时校准、分校准和秒校准。 微动开关不工作，计数器正常工作。按下微动开关后，计数器以8Hz频率连续计数(若只按一下，则计数器增加一位)，可调用元件库中的逻辑门建一个控制按键的模块，即建立开关去抖动电路(见书70页)。 （4）报时设计的考虑 模可变计数器设计 (一)实验目的 1、进一步熟悉实验装置和QuartusⅡ软件的使用； 2、进一步熟悉和掌握EDA设计流程； 3、学习简单组合、时序电路的EDA设计； 4、学习计数器中二进制码到BCD码的转换技巧； 5、学习实验装置上数码管的输出方法。 (二)设计要求 完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现模可变计数器功能，具体要求如下： 1、设置一个按键控制改变模值，按键按下时模为10-99之间（具体数值自行确定）的 数，没按下时模为100-199之间（具体数值自行确定）的数； 2、计数结果用三位数码管十进制显示。 (三)主要仪器设备 3、微机1台 4、QuartusII集成开发软件1套 5、EDA实验装置1套 (四)实验步骤 主要有三个模块 1：一个模20和模119的计数器 2：数码管的显示 3：BCD的调整 源程序： module count (clk,m,en,rst,a,sel,SG,d); input clk,m,en,rst; output [7:0] SG; output [2:0] sel; output a; (* synthesis, keep *) reg clk1; (* synthesis, keep *) wire [3:0] gw,sw,bw; /*(* synthesis, keep *) */reg [3:0]a; reg [11:0] q; reg [11:0] model; reg [7:0] cnt,SG; reg [2:0] sel; reg [0:0]d; output [0:0]d; always @(posedge clk) begin cnt=cnt+1; if (cnt==200) begin clk1=1'b1; cnt=0; end else clk1=1'b0; //200分频，CLK为数码管扫描频率，CLK1为计数频率 if (sel<2) sel=sel+1; else sel=0; end //sel为数码管选择 always @(sel) begin case (sel) 0: a=bw; //0数码管为百位 1: a=sw; //1数码管为十位 2: a=gw; //2数码管为个位 default: a=0; endcase case (a) 0:SG<=8'b00111111; 1:SG<=8'b00000110; 2:SG<=8'b01011011; 3:SG<=8'b01001111; 4:SG<=8'b01100110; 5:SG<=8'b01101101; 6:SG<=8'b01111101; 7:SG<=8'b00000111; 8:SG<=8'b01111111; 9:SG<=8'b01101111; //8段译码值 default: SG=8'b11111111; endcase end always @(m) if (m) model=12'b000000100000; //模值20 else model=12'b000100011001; //模值119 assign gw=q[3:0]; assign sw=q[7:4]; assign bw=q[11:8]; always @(posedge clk1,negedge rst) begin if (!rst) q=0; else if (en) begin if (q 东南大学电工电子实验中心 实验报告 课程名称：电路与电子线路实验I 第 3 次实验 实验名称：可变步长计数器的设计 院（系）：吴健雄专业：信息 姓名：学号： 实验室: 502 实验组别： 6 同组人员：实验时间：年月日评定成绩：审阅教师： 一、实验内容要求 1.可变步长计数器的设计 内容： ● 实现N 步长计数器 ● 实现1/N 步长计数器 ● N 为四位二进制数，可现场设置 要求： ● 在Multisim 软件平台上设计实验电路 ● 运行并检验实验结果 二、 实现方案 整个实验的实现方案的框架如图： 在此基本呢框架上添加量程设置，加减，N 与1/N 步长的具体方案。 三、 电路设计 首先，将电路分为两个模块搭建，分别为可变量程可逆计数的功能模块与可变步长的模块。 可逆功能可以通过用74LS160再加非门实现，也可直接用74LS190或74LS192（可加减十进制计数器）来实现。本实验将利用74LS190来实现，并通过逻辑门对计数器进行置数与清零的控制，74LS190引脚图如下图所示： 可变量程功能可以通过利用计数器输出数通过逻辑门的判断将结果输入到置数端，与到达最大值时传送信息到到清零端。 可变步长功能可以用74LS283（全加器）与D触发器控制开关来实现，74LS283引脚图如下所示： 四、电路分析仿真 可变量程加减计数模块 N步长计数器 以上模拟电路可以通过控制不同开关，改变步长，步长可以由1-15变化，当计数为16时灯灭。 五、实验总结 1、本实验让我进一步了解了74LS190计数器的基本原理。基本掌握集成计数器芯片74LS190工作原理及应用。 2、在设计可变量程功能时最开始找不到方法。经过自己的努力和尝试，渐 渐地思路清晰起来，经过多次尝试，实现了设计的要求。 信息工程学院课程设计报告书题目: 多功能计时器 专业：电子信息科学学技术 班级： 学号： 学生姓名： 指导教师： 2012 年 12 月 24 日 信息工程学院课程设计任务书 年月日 信息工程学院课程设计成绩评定表 摘要 此多功能计时器是基于741s48、74ls192、555定时器、CD40161设计的，由六个主要部分组成，即控制电路、秒脉冲发生器、计数器、译码显示器、置数电路以及声光报警电路，包含置数(00至99)、1s倒计时、开启、暂停、连续、清零以及到点声光报警等主要功能，也能完成一个完整的系统过程，可用于各种竞赛计时，交通灯系统，及报警装置。计时范围为00至99，可智能控制。 关键词：多功能计时器、1s倒计时、连续、声光报警 目录 目录 (4) 1 任务提出与方案论证 (5) 1.1 任务提出 (5) 1.2 方案论证 (5) 2 总体设计 (6) 2.1 总体框图 (6) 2.2 总体电路 (7) 3 详细设计 (8) 3.1秒脉冲发生器 (8) 3.2译码计时电路 (10) 3.3控制电路 (13) 3.3.1总开关 (13) 3.3.2单刀双掷开关 (13) 3.4反馈电路 (14) 3.5报警电路 (14) 3.6置数电路： (15) 4 总结 (17) 5 参考文献 (18) 1 任务提出与方案论证 1.1 任务提出 设计一种多功能计时器，要求实现以下功能： 置数、1s倒计时、开启、暂停、连续、清零以及到点声光报警，计时范围为00至99，可智能控制。能任意定时，开启和暂停及清零，1秒的准确延时，及到点声光报警。 1.2 方案论证 秒脉冲发生器：可以选用晶振产生，或者用555定时器或者555与CD40161同时产生，为了实现反馈，让计时器计数到零时停止，我选用CD40161 ，即实现了1s计数有可以形成反馈。译码电路：我选用4线－七段译码器/驱动器74LS48来实现。 计时电路：我选用十进制可逆计数器74LS48 ，可以用来置数，同时也可以来产生减计数。控制电路：用按键和反馈来实现。 报警电路:用speaker和led来实现。 置数电路：用单刀双掷开关选通74ls48的置数端，通过置0或置1来控制。 模可变计数器设计 V e r i l o g语言 Document serial number【NL89WT-NY98YT-NC8CB-NNUUT-NUT108】 模可变计数器设计 (一)实验目的 1、进一步熟悉实验装置和QuartusⅡ软件的使用； 2、进一步熟悉和掌握EDA设计流程； 3、学习简单组合、时序电路的EDA设计； 4、学习计数器中二进制码到BCD码的转换技巧； 5、学习实验装置上数码管的输出方法。 (二)设计要求 完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现模可变计数器功能，具体要求如下： 1、设置一个按键控制改变模值，按键按下时模为10-99之间（具体数值自行确定） 的数，没按下时模为100-199之间（具体数值自行确定）的数； 2、计数结果用三位数码管十进制显示。 (三)主要仪器设备 3、微机1台 4、QuartusII集成开发软件 1套 5、EDA实验装置1套 (四)实验步骤 主要有三个模块 1：一个模20和模119的计数器 2：数码管的显示 3：BCD的调整 源程序： module count (clk,m,en,rst,a,sel,SG,d); input clk,m,en,rst; output [7:0] SG; output [2:0] sel; output a; (* synthesis, keep *) reg clk1; (* synthesis, keep *) wire [3:0] gw,sw,bw; /*(* synthesis, keep *) */reg [3:0]a; reg [11:0] q; reg [11:0] model; reg [7:0] cnt,SG; reg [2:0] sel; reg [0:0]d; output [0:0]d; always @(posedge clk) begin cnt=cnt+1; if (cnt==200) begin clk1=1'b1; cnt=0; end else clk1=1'b0; //200分频，CLK为数码管扫描频率，CLK1为计数频率 if (sel<2) sel=sel+1; else sel=0; end //sel为数码管选择 always @(sel) begin case (sel) 0: a=bw; //0数码管为百位 1: a=sw; //1数码管为十位 2: a=gw; //2数码管为个位 default: a=0; endcase case (a) 0:SG<=8'b00111111; 1:SG<=8'b00000110; 2:SG<=8'b01011011; 3:SG<=8'b01001111; 4:SG<=8'b01100110; 5:SG<=8'b01101101; 6:SG<=8'b01111101; 7:SG<=8'b00000111; 8:SG<=8'b01111111; 9:SG<=8'b01101111; //8段译码值 endcase end always @(m) if (m) model=12'b000000100000; //模值20 assign gw=q[3:0]; assign sw=q[7:4]; assign bw=q[11:8]; 1．设计目的 1、综合运用相关课程中所学到的知识去完成设计课题。 2、学会电路的设计与仿真。 3、能自己熟练连接实现逻辑电路。 4、掌握Proteus的基本用法。 5、掌握74LS283N芯片的逻辑功能和译码显示器的使用方法。2．设计要求 1、用于两位以下十进制的加减运算。 2、以合适方式显示输入数据及计算结果。 3、设计要求被减数大于或等于减数。 3．总体设计 3．1电路方框图 图1电路方框图 3．2工作原理 先利用单刀双掷开关将加数（减数）与被加数（被减数）置入，然后通过将加数（减数）通过异或门进行逻辑组合，再通过74LS283N 实现8421码的转换，最后接上7段数码管显示结果。 4．单元电路设计与分析 4.1加法电路 加法电路原理图如图1所示： 图1加法电路 4.2减法电路 图2减法电路 4.3元件清单以及元件介绍 2、设计思路 第一步，置入两个四位二进制数。例如（1001）,（0011）和（0101），（1000），同时在两个七段译码显示器上显示出对应的十进制数9，3和5，8。 第二步，通过开关选择加（减）运算方式； 第三步，若选择加运算方式所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算； 第四步，前面所得结果通过另外两个七段译码器显示。即： 若选择加法运算方式，则（1000）+（0110）=（1110）十进制8+6=14并在七段译码显示器上显示14。 若选择减法运算方式，则（0101）-（1000）=（10011）十进制5-8=-3，并在七段译码显示器上显示-3。 3、运算方案 方案一 通过开关J1-J8接不同的高低电平来控制输入端所置的两个一 实验五时序逻辑电路(计数器和寄存器)-实验报告 一、实验目的 1．掌握同步计数器设计方法与测试方法。 2．掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备：THHD-2型数字电子计数实验箱、示波器、信号源 器件：74LS163、74LS00、74LS20等。 三、实验原理和实验电路 1．计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2．(1) 四位二进制（十六进制）计数器74LS161（74LS163） 74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。 74LSl63是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LSl61相同。二者的外部引脚图也相同，如图5.1所示。 表5.1 74LSl61（74LS163）的功能表 清零预置使能时钟预置数据输入输出 工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D 0 ××××（）××××0 0 0 0 异步清零 1 0 ××D A D B D C D D D A D B D C D D同步置数 1 1 0 ××××××保持数据保持 1 1 ×0 ×××××保持数据保持 1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器 一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。第二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类，可利用时序逻辑电路的设计方法步骤进行设计。第二类，当计数器的模M较小时用一片集成计数器即可以实现，当M较大时，可通过多片计数器级联实现。两种实现方法：反馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。 4．实验电路： 十进制计数器 同步清零法 同步置数法 集成电路课设报告 VHDL语言描述能力强，覆盖面广，抽象能力强，所以用VHDL语言作为硬件模型建模很合适。设计者的原始描述是非常简练的硬件描述，经过EDA工具综合处理，最终生成付诸生产的电路描述或版图参数描述的工艺文件。整个过程通过EDA工具自动完成，大大减轻了设计人员的工作强度，提高了设计质量，减少了出错的机会。 VHDL语言可读性好。VHDL既能被人容易读懂又能被计算机识别，作为技术人员编写的原文件，既是计算机程序、技术文档和技术人员硬件信息交流文件，又是签约双方的合同文件。VHDL语言中设计实体、程序包、设计库，为设计人员重复利用别人的设计提供了设计手段。重复利用他人的IP模块和软核是VHDL 的特色，许多设计不必个个都从头再来，只要在更高层次上IP模块利用起来，就能达到事半功倍的效果。 本实验就是用VHDL语言设计一个异步十二进制加减计数器。 一、题目：异步十二进制加减计数器 二、电路工作原理 所谓计数器就是指能够记忆时钟信号脉冲个数的时序逻辑电路，它是数字电路中应用及其广泛的一种基本逻辑单元，不仅能用于脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。其原理就是将几个触发器按照一定的顺序连接起来，然后根据触发器的状态按照一定的规律随时钟信号的变化来记忆时钟的个数。 1、同步计数器和异步计数器 根据计数器脉冲引入方式的不同，计数器分为同步计数器和异步计数器两大类。（功能比较如下表所示） 其中同步计数器是将计数脉冲同时引入到各级触发器，当输入计数时钟脉冲触发时，各级触发器的状态同时发生转移，而异步计数器是将计数器的低位计数触发器的输出作为相邻计数触发器的时钟脉冲，这样逐级串行连接起来的一类计数器。也就是说，每一个触发器的翻转时刻并不是由时钟信号来同步的，而是由它下一位触发器的输出决定的。 . 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 . 数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １ 一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２ 二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 ３ 题目: 多功能数字钟电路设计 器材：74LS390，74LS48，数码显示器BS202， 74LS00 3片，74LS04，74LS08，电容，开关，蜂鸣器，电阻,导线 要求完成的主要任务: 用中、小规模集成电路设计一台能显示日、时、分秒的数字电子钟，要求如下： 1.由晶振电路产生1HZ标准秒信号。 2.秒、分为00-59六十进制计数器。 3.时为00-23二十四进制计数器。 4.可手动校正：能分别进行秒、分、时的校正。只要将开关置于手动位置。可分别对秒、分、时进行连续脉冲输入调整。 5.整点报时。整点报时电路要求在每个整点前鸣叫五次低音（500HZ），整点时再鸣叫一次高音（1000HZ）。 时间安排： 指导教师签名：年月日 系主任（或责任教师）签名：年月日 索引 摘要 (4) Abstract (4) 1系统原理框图 (6) 2方案设计与论证 (7) 2.1时间脉冲产生电路 (7) 2.2分频器电路 (10) 2.3时间计数器电路 (11) 2.4译码驱动及显示单元电路 (12) 2.5校时电路 (13) 2.6报时电路 (14) 3单元电路的设计 (15) 3.1时间脉冲产生电路的设计 (15) 3.2计数电路的设计 (16) 3.2.1 60进制计数器的设计 (16) 3.2.2 24进制计数器的设计 (16) 3.3 译码及驱动显示电路 (17) 3.4 校时电路的设计 (18) 3.5 报时电路 (19) 3.6电路总图 (21) 4仿真结果及分析 (22) 4.1时钟结果仿真 (22) 4.2 秒钟个位时序图 (22) 4.3报时电路时序图 (23) 4.4测试结果分析 (23) 5心得与体会 (24) 6参考文献 (24) 附录1原件清单 (26) 附录2部分芯片引脚图与功能表 (27) 数字电路课程设计报告 ——变模计数器 课程设计任务书 一﹑题目：16进制计数器, 计数器的计数模值可变，计数模M从2~16变化，用多路开关控制M的选择。 原始条件：该系统由计数模值设置开关电路、变模控制模块、16进制计数器、显示驱动电路构成。 二、要求完成设计的主要任务如下：（变模计数器输出状态表如表2-1所示。 电路设计框图如图2-1所示。） 图2-1变模计数器设计框图 一、实验目的 1、设计变模计数器，掌握变模计数器的设计方法，实现二~十六进 制之间的转换。 2、掌握中规模集成计数器74LS85的逻辑功能和使用方法 3、计数器的计数模M值可变，多路开关控制M的选择 二、设计理念 变模开关控制电路： 设置三个开关来控制切换A、B、C三个输入端，就可以实现001到111的进制实现功能。 变模控制电路： 计数器四位输出送4-16译码器，译码器输出接16选1数据选择器，数 据选择器控制端接模设置开关电路（拨码开关）。 显示驱动电路： 计数器输出送显示译码器，再送4段LED显示器。 三、实验原理 通过161计数器计数输出送给4-16译码器，再送给选择器，最后显示驱动。通过计数器的计数模值可变，计数模M从2~16变化，用多路控 制M的选择。 根据变模计数器的引脚图，电路图（如下图所示）。进行变模计数器的设计。 四、实验设备 74LS85 一个 74LS161 一个 74LS00 一个 导线若干 面包板一个 电路板一个 电源线一个 五、实验内容 （1）电路图： 手绘电路图（2）各芯片的引脚图 74LS00引脚图 74LS85引脚图 计数器的设计实验报告 篇一：计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是 CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－ 9－1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数 器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－ 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位 EDA技术课程设计 多功能数字钟 学院：城市学院 专业、班级： 姓名： 指导老师： 20XX年12月 目录 1、设计任务与要求 (2) 2、总体框图 (2) 3、选择器件 (2) 4、功能模块 (3) （1）时钟记数模块 (3) （2）整点报时驱动信号产生模块 (6) （3）八段共阴扫描数码管的片选驱动信号输出模块 (7) （4）驱动八段字形译码输出模块 (8) （5）高3位数和低4位数并置输出模块 (9) 5、总体设计电路图 (10) （1）仿真图 (10) （2）电路图 (10) 6、设计心得体会 (11) 一、设计任务与要求 1、具有时、分、秒记数显示功能，以24小时循环计时。 2、要求数字钟具有清零、调节小时、分钟功能。 3、具有整点报时，整点报时的同时输出喇叭有音乐响起。 二、总体框图 多功能数字钟总体框图如下图所示。它由时钟记数模块（包括hour、minute、second 三个小模块）、驱动8位八段共阴扫描数码管的片选驱动信号输出模块（seltime）、驱动八段字形译码输出模块（deled）、整点报时驱动信号产生模块（alart）。 系统总体框图 三、选择器件 网络线若干、共阴八段数码管4个、蜂鸣器、hour(24进制记数器)、minute(60进制记数器)、second(60进制记数器)、alert(整点报时驱动信号产生模块)、 seltime(驱动4位八段共阴扫描数码管的片选 驱动信号输出模块)、deled(驱动八段字形译 码输出模块)。 四、功能模块 多功能数字钟中的时钟记数模块、驱动8位八段共阴扫描数码管的片选驱动信号输出模块、驱动八段字形译码输出模块、整点报时驱动信号产生模块。 (1) 时钟记数模块： <1.1>该模块的功能是：在时钟信号（CLK）的作用下可以生成波形；在清零信号（RESET）作用下，即可清零。 VHDL程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity hour24 is port( clk: in std_logic; reset:instd_logic; qh:BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0); ql:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)); end hour24; architecture behav of hour24 is begin process(reset,clk) begin if reset='1' then qh<="000"; ql<="0000"; elsif(clk'event and clk='1') then if (qh<2) then if (ql=9) then ql<="0000"; qh<=qh + 1; else ql<=ql+1; end if; else if (ql=3) then ql<="0000"; qh<="000"; else ql<=ql+1; end if; end if; end if; end process; end behav; 仿真波形如下： module counter(clkin, rst_n, ld, data, out, c,jiajian,hex0,hex1); input clkin, rst_n, ld,jiajian; input [7:0] data; output [7:0] out; output c; output [6:0]hex0; output [6:0]hex1; reg [6:0]hex0; reg [6:0]hex1; reg c = 0; reg[3:0] ten, unit; assign out = {ten, unit}; parameter seg0 = 7'b1000000, //显示在数码管上的数码 seg1 = 7'b1111001, seg2 = 7'b0100100, seg3 = 7'b0110000, seg4 = 7'b0011001, seg5 = 7'b0010010, seg6 = 7'b0000010, seg7 = 7'b1111000, seg8 = 7'b0000000, seg9 = 7'b0010000, sega = 7'b0001000, segb = 7'b0000011, segc = 7'b1000110, segd = 7'b0100001, sege = 7'b0000110, segf = 7'b0001110; always@(posedge clkin ) begin case (jiajian) 1'b0: begin if(!rst_n) {ten, unit} <= 0; else if(ld) {ten, unit} <= data; else begin if(ten == 5) begin if(unit == 8) begin c = 1; 实验四：计数器的设计 实验室：信息楼247 实验台号： 4 日期： 专业班级：机械1205 姓名：陈朝浪学号： 20122947 一、实验目的 1. 通过实验了解二进制加法计数器的工作原理。 2. 掌握任意进制计数器的设计方法。 二、实验内容 （一）用D触发器设计4位异步二进制加法计数器 由D触发器组成计数器。触发器具有0和1两种状态，因此用一个触发器 就可以表示1位二进制数。如果把n个触发器串起来，就可以表示N位二进制 数。（用两个74LS74设计实现） （二）利用74LS161设计实现任意进制的计数器 设计要求：学生以实验台号的个位数作为所设计的任意进制计数器。 先熟悉用1位74LS161设计十进制计数器的方法。 ①利用置位端实现十进制计数器。 ②利用复位端实现十进制计数器。 提示：设计任意计数器可利用芯片74LS161和与非门设计，74LS00为2输 入与非门，74LS30为8输入与非门。 74LS161为4位二进制加法计数器，其引脚图及功能表如下。 三、实验原理图 1.由4个D触发器改成的4位异步二进制加法计数器 2.由74LS161构成的十进制计数器 四、实验结果及数据处理 1.4位异步二进制加法计数器实验数据记录表 2. 画出你所设计的任意进制计数器的线路图，并说明设计思路。 设计思路：四进制为四个输出Q3Q2Q1Q0=0000,0001,0010,0011循环，第一个无效状态为0100 1，置位法设计四进制计数器：当检测到输入为0011时，先输出显示3，然后再将D 置于低电位，计数器输出Q3Q2Q1Q0复位。 2，复位法设计四进制计数器：当检测到第一个无效状态0100时，通过与非门的反馈计数器的Cr首先置于低电平使计数器复位为0000。 五、思考题 1. 由D触发器和JK触发器组成的计数器的区别? 答：D触发器是cp上升沿触发，JK触发器是下降沿触发。 2. 74LS161是同步还是异步，加法还是减法计数器? 答：同步。加法计数器。 3. 设计十进制计数器时将如何去掉后6个计数状态的? 答：加一个与非门形成负反馈。当计数到第一个无效状态Q3Q2Q1Q0==1010时，Q3和Q1全为1，Q1，Q3接与非门，输出作为复位信号，使所有触发器复位，从而去掉了后6个状态。 目录 一、设计总绪 (2) 1.1设计思想 (2) 1.2设计说明 (3) 1.3关键词：矩阵键盘，单片机，数码管显示，汇编语言 (3) 1.4设计目的 (3) 1.5设计要求 (4) 二、设计方案 (5) 2.1硬件电路设计方案 (5) 2.1.1基本结构 (5) 2.1.2系统框架图 (5) 2.1.3工作流程图 (6) 2.1.4单片机主控制模块 (7) 2.2系统功能描述 (9) 三、各模块功能介绍 (10) 3.1键盘输入模块 (10) 3.1.1键盘分布图 (10) 3.1.2工作原理 (11) 3.2运算控制模块 (11) 3.3显示模块 (12) 3.4振荡电路模块 (13) 四、仿真电路 (14) 仿真运行结果 (14) 五、调试过程总结 (17) 附录： (18) 参考文献： (18) 源程序代码 (19) 一、设计总绪 1.1设计思想 近年来随着科技的飞速发展，单片机的应用正在不断深入，同时带动传统控制检测技 术日益更新。在实时检测和自动控制的单片机应用系统中，单片机往往作为一个核心部件来使用，但仅单片机方面的知识是不够的，还应根据具体硬件结构、软硬件结合，来加以完善。计算机在人们的日常生活中是比较常见的电子产品之一。可是它还在发展之中，以后必将出现功能更加强大的计算机，基于这样的理念，本次设计是用AT89c51单片机、LCD显示器、控制按键为元件来设计的计算器。利用此设计熟悉单片机微控制器及汇编语言编程，对其片资源及各个I/O端口的功能和基本用途的了解。掌握应用程序开发环境，常用的LCD显示器的使用方法和一般键盘的使用方法 此设计是基于单片机技术的简易计算器的方案，本次设计所提出的一种基于单片机技术的简易计算器的方案，采用具有数据处理能力的中央处理器CPU，随机存储器ROM，多种I/O口和中断系统、定时器/计时器等功能集成到一块硅片上构成的一个小而完善的计算机系统——单片机，配以汇编语言编写的执行程序，能更好的解决计算机计算的问题，随着数字生活的到来，单片机在生活中越来越重要，它能将大量的逻辑功能集成与一个集成电路中，使用起来十分方便。 1.2设计说明 本次课程设计讨论了单片机技术的计算器构思，设计方案，工作原理，主要系统包括单片机80C51，排阻RESPACK—8，开关，六位数码管显示器等，主要组成部分包括：键盘输入模块，运算模块，控制模块，显示模块。通过键盘输入数值，单片机进行运算后在数码管显示出结果。 1.3关键词：矩阵键盘，单片机，数码管显示，汇编语言 1.4设计目的vhdl加法计数器
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