射频集成电路与系统笔记

射频（RF）是Radio Frequency的缩写，表示可以辐射到空间的电磁频率，频率范围从300KHz～30GHz之间。射频简称RF射频就是射频电流，它是一种高频交流变化电磁波的简称。每秒变化小于1000次的交流电称为低频电流，大于10000次的称为高频电流，而射频就是这样一种高频电流。

在电子学理论中，电流流过导体，导体周围会形成磁场；交变电流通过导体，导体周围会形成交变的电磁场，称为电磁波。

在电磁波频率低于100khz时，电磁波会被地表吸收，不能形成有效的传输，但电磁波频率高于100khz时，电磁波可以在空气中传播，并经大气层外缘的电离层反射，形成远距离传输能力，把具有远距离传输能力的高频电磁波称为射频，英文缩写：RF .

将电信息源（模拟或数字的）用高频电流进行调制（调幅或调频），形成射频信号，经过天线发射到空中；远距离将射频信号接收后进行反调制，还原成电信息源，这一过程称为无线传输。无线传输发展了近二百年，形成了大量的用户和产品群，但是，由于气候的变化和地表障碍物的影响，不能传输完美的信息。近代人类发明了廉价的高频传输线缆（射频线）

RFIC（射频集成电路）是90年代中期以来随着IC工艺改进而出现的一种新型器件。RFIC的技术基础主要包括：1）工作频率更高、尺寸更小的新器件研究；2）专用高频、高速电路设计技术；3）专用测试技术；4）高频封装技术。本文将从IC技术的角度对该领域21世纪初出现的一些新动向进行简要的综述和分析。

射频识别即RFID（Radio Frequency IDentification）技术，又称电子标签、无线射频识别，是一种通信技术，可通过无线电讯号识别特定目标并读写相关数据，而无需识别系统与特定目标之间建立机械或光学接触。常用的有低频（125k~134.2K）、高频（13.56Mhz）、超高频，微波等技术。RFID读写器也分移动式的和固定式的，目前RFID技术应用很广，如：图书馆，门禁系统，食品安全溯源等

从结构上讲RFID是一种简单的无线系统，只有两个基本器件，该系统用于控制、检测和跟踪物体。系统由一个询问器和很多应答器组成。

无线电的信号是通过调成无线电频率的电磁场，把数据从附着在物品上的标签上传送出去，以自动辨识与追踪该物品。某些标签在识别时从识别器发出的电磁场中就可以得到能量，并不需要电池；也有标签本身拥有电源，并可以主动发出无线电波（调成无线电频率的电磁场）。标签包含了电子存储的信息，数米之内都可以识别。与条形码不同的是，射频标签不需要处在识别器视线之内，也可以嵌入被追踪物体之内。

原理

RFID技术的基本工作原理并不复杂：标签进入磁场后，接收解读器发出的射频信号，凭借感应电流所获得的能量发送出存储在芯片中的产品信息（Passive Tag，无源标签或被动标签），或者由标签主动发送某一频率的信号（Active Tag，有源标签或主动标签），解读器读取信息并解码后，送至中央信息系统进行有关数据处理。

一套完整的RFID系统，是由阅读器（Reader）与电子标签（TAG）也就是所谓的应答器（Transponder）及应用软件系统三个部份所组成，其工作原理是Reader发射一特定

频率的无线电波能量给Transponder，用以驱动Transponder电路将内部的数据送出，此时Reader便依序接收解读数据，送给应用程序做相应的处理。

以RFID 卡片阅读器及电子标签之间的通讯及能量感应方式来看大致上可以分成：感应耦合（Inductive Coupling) 及后向散射耦合（Backscatter Coupling）两种。一般低频的RFID大都采用第一种式，而较高频大多采用第二种方式。

RFID技术中所衍生的产品大概有三大类：无源RFID产品、有源RFID产品、半有源RFID产品。

组成部分

应答器：由天线，耦合元件及芯片组成，一般来说都是用标签作为应答器，每个标签具有唯一的电子编码，附着在物体上标识目标对象。

阅读器：由天线，耦合元件，芯片组成，读取（有时还可以写入）标签信息的设备，可设计为手持式rfid读写器（如：C5000W）或固定式读写器。

应用软件系统：是应用层软件，主要是把收集的数据进一步处理，并为人们所使用

射频识别系统最重要的优点是非接触识别，它能穿透雪、雾、冰、涂料、尘垢和条形码无法使用的恶劣环境阅读标签，并且阅读速度极快，大多数情况下不到100毫秒。有源式射频识别系统的速写能力也是重要的优点。可用于流程跟踪和维修跟踪等交互式业务

优点

RFID是一项易于操控，简单实用且特别适合用于自动化控制的灵活性应用技术，识别工作无须人工干预，它既可支持只读工作模式也可支持读写工作模式，且无需接触或瞄准；可自由工作在各种恶劣环境下：短距离射频产品不怕油渍、灰尘污染等恶劣的环境，可以替代条码，例如用在工厂的流水线上跟踪物体；长距射频产品多用于交通上，识别距离可达几十米，如自动收费或识别车辆身份等。射频识别系统主要有以下几个方面系统优势：读取方便快捷：数据的读取无需光源，甚至可以透过外包装来进行。有效识别距离更大，采用自带电池的主动标签时，有效识别距离可达到30米以上；

识别速度快：标签一进入磁场，解读器就可以即时读取其中的信息，而且能够同时处理多个标签，实现批量识别；

数据容量大：数据容量最大的二维条形码（PDF417），最多也只能存储2725个数字；若包含字母，存储量则会更少；RFID标签则可以根据用户的需要扩充到数十K；

使用寿命长，应用范围广：其无线电通信方式，使其可以应用于粉尘、油污等高污染环境和放射性环境，而且其封闭式包装使得其寿命大大超过印刷的条形码；

标签数据可动态更改：利用编程器可以向写入数据，从而赋予RFID标签交互式便携数据文件的功能，而且写入时间相比打印条形码更少；

更好的安全性：不仅可以嵌入或附着在不同形状、类型的产品上，而且可以为标签数据

的读写设置密码保护，从而具有更高的安全性；

动态实时通信：标签以与每秒50～100次的频率与解读器进行通信，所以只要RFID 标签所附着的物体出现在解读器的有效识别范围内，就可以对其位置进行动态的追踪和监控[5]。

雷达射频集成电路的发展及应用

龙源期刊网 https://www.sodocs.net/doc/f91743471.html, 雷达射频集成电路的发展及应用 作者：黄林锋 来源：《山东工业技术》2017年第24期 摘要：本文概述了雷达射频集成电路技术的特点，是一种以半导体和射频电路技术为基础，一种集信号放大、数据传输和转化功能为一体的技术，并从其发展与演变切入进行研究，探讨了目前常用的几种雷达射频集成电路的发展成果及其应用状况。 关键词：雷达射频集成电路;发展;应用 DOI：10.16640/https://www.sodocs.net/doc/f91743471.html,ki.37-1222/t.2017.24.099 现代的雷达系统越来越注重高精度的距离探测与跟踪，还要求较强的抗干扰性、目标识别作用和气象探测功能。由此，要求完整一套的现代雷达系统包含近万个信号接收器和信号发射装置，这也极大提高了系统的复杂性和设备的成本造价。雷达系统的现代化除保留上述基本功能，还应减少设备的造价，这推进了射频集成电路在现代雷达领域的研发 [1]。由无线天线、电磁信号处理器、显示屏幕、控制面板、信号的发射和接收器所组成的现代雷达系统。目前，射频集成系统已经应用于信号的发射和接收器，下文从射频集成电路在雷达系统的研发入手，通过深入研究，介绍雷达系统目前的几种应用现状。 1 雷达射频集成电路的发展概述 随射频集成技术和信息化在雷达系统中的深入发展，射频集成电路已经演变了好几个架构形态[2]。以信号接收系统为例，在三十年内演化出三种不同的形态。在此过程，雷达系统的 数字化不断提高，实现某些频段的完全数字化，使射频集成电路向混合集成电路的方向不断发展。 2 雷达系统射频集成电路的发展及应用研究 2.1 射频集成SOC 以单片作为射频电路的集成基板，SiGe和CMOS作为集成射频与数字化特点的技术平台。技术的快速发展极大提高了射频电路的集成化程度，上部集混合频率、放大频率和合成信号功能为一体，下部集增频、分贝放大功能的器件。雷声公司（美国）研发的最新设备——X 波段应用了上述技术 [3]，其在实际中具有高性能、减小雷达体积和节约造价的应用优势。 2.2 射频多通道集成电路 在一个集成芯片上集多通道于一体，这种集成电路没有射频集成电路那么多的器件，应用系统的封装工艺，以高度集成化的多通道芯片，实现射频混合电路的性能优化和结构简化。采

数字集成电路复习笔记

数集复习笔记 By 潇然名词解释专项 摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。 传播延时：一个门的传播延时t p定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。 t pLH定义为这个门的输出由低至高翻转的响应时间，而t pHL则为输出由高至低翻转 的响应时间。传播延时t p定义为这两个时间的平均值：t p=(t pLH+t pHL)/2。 设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。定义设计规则 的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。设计规则的 作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。 速度饱和效应：对于长沟MOS管，载流子满足公式：υ= -μξ(x)。公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。换言之，载流子的迁移率 是一个常数。然而在（水平方向）电场强度很高的情况下，载流子不再符合 这一线性模型。当沿沟道的电场达到某一临界值ξc时，载流子的速度将由于 散射效应（即载流子间的碰撞）而趋于饱和。 时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。 逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描 述。 噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。一个门对噪声的灵敏度是由低电平噪声容限NM L和高电平噪声容限 NM H来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的 最大固定阈值： NM L =V IL - V OL NM H =V OH - V IH

RF 设计与应用----射频集成电路封装

RF设计与应用----射频集成电路封装 关键词：射频，多层电路板，电路封装 摘要：针对无线通信产品业者所面临的课题，本文试着从封装技术在射频集成电路上应用的角度，来介绍射频集成电路封装技术的现况、现今封装技术对射频集成电路效能的影响，以及射频集成电路封装的未来发展和面临的挑战。 在行动通讯质量要求的提高，通讯带宽的需求量大增，因应而生的各项新的通讯规范如GPRS、W-CDMA、CDMA-2000、Bluetooth、 802.11b纷纷出笼，其规格不外乎：更高的数据传输速率、更有效的调变方式、更严谨的噪声规格限定、通讯功能的增强及扩充，另外再加上消费者对终端产品“轻、薄、短、小、久（包括产品的使用寿命、维护保固，甚至是手机的待机时间）”的诉求成了必要条件；于是乎，为了达成这些目的，各家厂商无不使出混身解数，在产品射频(Radio Frequency)、中频(Intermediate Frequency)与基频(Base Band)电路的整合设计、主动组件的选择应用、被动组件数目的减少、多层电路板内线路善加运用等，投注相当的心血及努力，以求获得产品的小型化与轻量化。 针对这些无线通信产品业者所面临的课题，我们试着从封装技术在射频集成电路上应用的角度，来介绍射频集成电路封装技术的现况、现今封装技术对射频集成电路效能的影响，以及射频集成电路封装的未来发展和面临的挑战。 射频集成电路封装技术的现况 就单芯片封装(Single Chip Package)的材质而言，使用塑料封装( P l a s t i c Pac kage)的方式，是一般市面上常见到的高频组件封装类型，低于3GHz工作频率的射频集成电路及组件，在不严格考虑封装金属导线架(Metal Lead Frame)和打线(Wire Bond)的寄生电感(Parasitic Inductance)效应下，是一种低成本且可薄型化的选择。由于陶瓷材料防水气的渗透性特佳及满足高可靠度的需求，故也有采用陶瓷封装技术；对于加强金属屏蔽作用及散热效果的金属封装，可常在大功率组件或子系统电路封装看到它的踪迹。

2014射频集成电路复习

第一章 1.频谱划分 ?无线电波段中，将30～300千赫范围内的频率称低频(LF) ?中频（MF）是指，频段由300KHz 到3000KHz的频率 ?高频(HF)，介于3MHz与30MHz之间的频率 ?RFID，13MHz ?个人移动通信: 900MHz,1.8GHz,1.9GHz,2GHz ?射频：频率范围从300KHz～30GHz之间，目前研究的主要频段为 30MHz ～3GH 2.通信系统模型 4.调制原因 ?为了有效地把信号用电磁波辐射出去 ?有效的利用频带传输多路频率范围基本相同的基带信号 第二章 1.阻抗匹配网络的作用 阻抗匹配网络的使用是为了让放大器从信号源获得最大的功率，或者让放大器向负载传输最大的功率，或使放大器具有最小噪声系数等。 2.长线、短线概念，集总参数、分布参数 传输线有长线和短线之分。所谓长线是指传输线的几何长度与线上传输电磁波的波长比值(电长度)大于或接近1，反之称为短线。满足L<<λ条件的电路称为集总参数电路。不满足L<<λ条件的电路称为分布参数电路。 3.馈线匹配问题 ?无限长传输线上各处的电压与电流的比值定义为传输线的特性阻抗，用Ｚ 0 表示。 ?同轴电缆的特性阻抗的计算公式为 Ｚ。＝〔60/√εr〕×Log ( D/d ) [ 欧]。 ?式中，D 为同轴电缆外导体铜网内径；d 为同轴电缆芯线外径；εr为 导体间绝缘介质的相对介电常数。通常Ｚ0 = 50 欧，也有Ｚ0 = 75 欧的。 由上式不难看出，馈线特性阻抗只与导体直径D和d以及导体间介质的介电常数εr有关，而与馈线长短、工作频率以及馈线终端所接负载阻抗无关 4.史密斯圆图的用途 ①读取阻抗、导纳、反射系数、驻波比等②阻抗和传输线匹配网络设计 ③微波、射频放大器设计④微波、射频振荡器设计 第三章 1.分立电路与集成电路中，无源元件与有源元件的对比 ?分立电路中，无源元件和有源元件相比价格低、易实现 ?集成电路中，无源元件占用面积大、成本高、品质因数低 2.趋肤效应：随着频率的增加，电流趋向于导体表面的效应

3.2模拟集成电路设计-差分放大器版图

集成电路设计实习Integrated Circuits Design Labs I t t d Ci it D i L b 单元实验三（第二次课） 模拟电路单元实验－差分放大器版图设计 2007-2008 Institute of Microelectronics Peking University

实验内容、实验目的、时间安排 z实验内容： z完成差分放大器的版图 z完成验证：DRC、LVS、后仿真 z目的： z掌握模拟集成电路单元模块的版图设计方法 z时间安排： z一次课完成差分放大器的版图与验证 Institute of Microelectronics, Peking University集成电路设计实习－单元实验三Page1

实验步骤 1.完成上节课设计放大器对应的版图 对版图进行、检查 2.DRC LVS 3.创建后仿真电路 44.后仿真（进度慢的同学可只选做部分分析） z DC分析：直流功耗等 z AC分析：增益、GBW、PM z Tran分析：建立时间、瞬态功耗等 Institute of Microelectronics, Peking University集成电路设计实习－单元实验三Page2

Display Option z Layout->Options ->Display z请按左图操作 Institute of Microelectronics, Peking University集成电路设计实习－单元实验三Page3

由Schematic创建Layout z Schematic->Tools->Design Synthesis->Layout XL->弹出窗口 ->Create New->OK >选择Create New>OK z Virtuoso XL->Design->Gen From Source->弹出窗口 z选择所有Pin z设置Pin的Layer z Update Institute of Microelectronics, Peking University集成电路设计实习－单元实验三Page4

数字集成电路设计_笔记归纳..

第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。

4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。

射频集成电路综述

射频集成电路低噪声放大器研究前景

摘要 近年来，随着无线通信技术在移动通信、全球互联接入以及物联网等领域越来越广泛的应用。对于现代通信系统往往要求提供两个甚至更多的无线服务，因此就要求射频电路前端中的关键部件低噪声放大器（Low Noise Amplifier，LNA）能在多个频带下具有放大能力。因此如何能够放大多个频带的宽带低噪声放大器成为研究热点。 低噪声放大器是现代无线通信、雷达、电子对抗系统等应用中的十分重要的部分，常用于接收系统的前端，在放大信号的同时降低噪声干扰，提高系统灵敏度。如果在接受系统的前端连接高性能的低噪声放大器，在低噪声放大器增益足够大的情况下，就能抑制后级电路的噪声，则整个接收机系统的噪声系数将主要取决于放大器的噪声。如果低噪声放大器的噪声系数降低，接收机系统的噪声系数也会变小，信噪比得到改善，灵敏度大大提高。由于可见噪声放大器的性能制约了整个接收系统的性能，对于整个接收系统技术水平的提高，也起了决定性的作用。 宽带低噪声放大器是一种需要有良好的输入匹配的部分。输入匹配是要求兼顾阻抗匹配和噪声系数的，对于这两个指标一般来说是耦合在一起的。现有的宽带匹配技术需要反复协调电路各部分参数，通过对阻抗匹配和噪声系数这两个指标的折中设定来达到输入匹配的要求，因此给设计增大了难度。 噪声抵消技术是一种可以有效的将上述两个重要参数进行分离的方法，对降低设计复杂度、缩短设计周期、降低设计成本具有重要意义。现有的噪声抵消电路结构基本上都是基于CMOS工艺的。近年来，随着SiGe 技术的发展，SiGe BiCMOS工艺逐渐成为射频集成电路工艺的主流。然而，基于 SiGe工艺的采用噪声抵消结构的设计方法还未见报道。因此，本文基于SiGe工艺，开展对工作于0.8-5.2GHz频段低噪声放大器的噪声抵消电路结构的设计研究。

模拟集成电路基础知识整理

当GS V 恒定时，g m 与DS V 之间的关系 当DS V 恒定时，g m 、DS I 与GS V 之间的关系 通过对比可以发现，DS V 恒定时的弱反型区、强反型区、速度饱和区分别对应于当GS V 恒定时的亚阈值区、饱和区、线性区（三极管区）。 跨导g m 在线性区（三极管区）与DS V 成正比，饱和区与GS TH V V -成正比 DS g GS TH V V - 饱和区的跨导

NMOS 1、截止区条件：GS TH V V < 2、三极管区（线性区）条件：TH GD V V < 电压电流特性：()21 2DS n GS TH DS DS W I Cox V V V V L μ?????=-?- 3、饱和区条件：TH GD V V > 电压电流特性：()2 1 (1)2DS n GS TH DS W I Cox V V V L μλ= -+ 4、跨导: 就是小信号分析中的电流增益，D GS dI gm dV = () n GS TH W gm Cox V V L μ=- gm =2DS GS TH I gm V V = - 5、输出电阻就是小信号分析中的r0：10DS r I λ≈ PMOS 1、截止区GS THp V V > 2、三极管区（线性区）条件：THP DG V V < 电压电流特性：()21 2DS p GS TH DS DS W I Cox V V V V L μ?????=-? - 3、饱和区条件：THP DG V V > 电压电流特性：()2 1 (1)2DS p GS TH DS W I Cox V V V L μλ= -- 4、跨导和输出电阻与NMOS 管一样

数字集成电路--电路、系统与设计(第二版)复习资料

第一章 数字集成电路介绍 第一个晶体管，Bell 实验室，1947 第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。(随时间呈指数增长) 抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。 固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。 可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。 一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。 一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。 理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。 传播延时、上升和下降时间的定义 传播延时tp 定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 上升和下降时间定义为在波形的10%和90%之间。 对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。功耗-延时积(PDP)----门的每次开关事件所消耗的能量。 一个理想的门应当快速且几乎不消耗能量，所以最后的质量评价为。能量-延时积(EDP) = 功耗-延时积2 。 第三章、第四章CMOS 器件 手工分析模型 ()0 12' 2 min min ≥???? ??=GT DS GT D V V V V V L W K I 若＋－λ ()DSAT DS GT V V V V ,,m in min ＝ 寄生简化：当导线很短，导线的截面很大时或当 所采用的互连材料电阻率很低时，电感的影响可 以忽略：如果导线的电阻很大(例如截面很小的长 铝导线的情形)；外加信号的上升和下降时间很慢。 当导线很短，导线的截面很大时或当所采用的互 连材料电阻率很低时，采用只含电容的模型。 当相邻导线间的间距很大时或当导线只在一段很短的距离上靠近在一起时：导线相互间的电容可 以被忽略，并且所有的寄生电容都可以模拟成接 地电容。 平行板电容：导线的宽度明显大于绝缘材料的厚 度。 边缘场电容：这一模型把导线电容分成两部分： 一个平板电容以及一个边缘电容，后者模拟成一 条圆柱形导线，其直径等于该导线的厚度。 多层互连结构：每条导线并不只是与接地的衬底 耦合（接地电容），而且也与处在同一层及处在相邻层上的邻近导线耦合（连线间电容）。总之，再多层互连结构中导线间的电容已成为主要因素。这一效应对于在较高互连层中的导线尤为显著，因为这些导线离衬底更远。 例4.5与4.8表格 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 例4.1 金属导线电容 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线，计算总的电容值。 平面(平行板)电容： ( 0.1×106 μm2 )×30aF/μm2 = 3pF 边缘电容： 2×( 0.1×106 μm )×40aF/μm = 8pF 总电容： 11pF 现假设第二条导线布置在第一条旁边，它们之间只相隔最小允许的距离，计算其耦合电 容。 耦合电容： C inter = ( 0.1×106 μm )×95 aF/μm2 = 9.5pF 材料选择：对于长互连线，铝是优先考虑的材料；多晶应当只用于局部互连；避免采用扩散导线；先进的工艺也提供硅化的多晶和扩散层 接触电阻：布线层之间的转接将给导线带来额外的电阻。 布线策略：尽可能地使信号线保持在同一层上并避免过多的接触或通孔；使接触孔较大可以降低接触电阻(电流集聚在实际中将限制接触孔的最大尺寸)。 采电流集聚限制R C , (最小尺寸)：金属或多晶至n+、p+以及金属至多晶为 5 ~ 20 Ω ；通孔(金属至金属接触)为1 ~ 5 Ω 。 例4.2 金属线的电阻 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线。假设铝层的薄层电阻为0.075Ω/□，计算导线的总电阻： R wire ＝0.075Ω/□?(0.1?106 μm)/(1μm)＝7.5k Ω 例4.5 导线的集总电容模型 假设电源内阻为10k Ω的一个驱动器，用来驱动一条10cm 长，1μm 宽的Al1导线。 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 使用集总电容模型，源电阻R Driver ＝10 k Ω，总的集总电容C lumped ＝11 pF t 50% = 0.69 ? 10 k Ω ? 11pF = 76 ns t 90% = 2.2 ? 10 k Ω ? 11pF = 242 ns 例4.6 树结构网络的RC 延时 节点i 的Elmore 延时： τDi = R 1C 1 + R 1C 2 + (R 1+R 3) C 3 + (R 1+R 3) C 4 + (R 1+R 3+R i ) C i 例4.7 电阻-电容导线的时间常数 总长为L 的导线被分隔成完全相同的N 段，每段的长度为L/N 。因此每段的电阻和电容分别为rL/N 和cL/N R (= rL) 和C (= cL) 是这条导线总的集总电阻和电容()()()N N RC N N N rcL Nrc rc rc N L DN 2121 (22) 22 +=+=+++?? ? ??=τ 结论：当N 值很大时，该模型趋于分布式rc 线;一条导线的延时是它长度L 的二次函数;分布rc 线的延时是按集总RC 模型预测的延时的一半. 2 rcL 22＝RC DN = τ 例4.8 铝线的RC 延时.考虑长10cm 宽、1μm 的Al1导线,使用分布RC 模型，c = 110 aF/μm 和r = 0.075 Ω/μm t p = 0.38?RC = 0.38 ? (0.075 Ω/μm) ? (110 aF/μm) ? (105 μm)2 = 31.4 ns Poly ：t p = 0.38 ? (150 Ω/μm) ? (88+2?54 aF/μm) ? (105 μm)2 = 112 μs Al5： t p = 0.38 ? (0.0375 Ω/μm) ? (5.2+2?12 aF/μm) ? (105 μm)2 = 4.2 ns 例4.9 RC 与集总C 假设驱动门被模拟成一个电压源，它具有一定大小的电源内阻R s 。 应用Elmore 公式，总传播延时： τD = R s C w + (R w C w )/2 = R s C w + 0.5r w c w L 2 及 t p = 0.69 R s C w + 0.38 R w C w 其中，R w = r w L ，C w = c w L 假设一个电源内阻为1k Ω的驱动器驱动一条1μm 宽的Al1导线，此时L crit 为2.67cm 第五章CMOS 反相器 静态CMOS 的重要特性：电压摆幅等于电源电压 → 高噪声容限。逻辑电平与器件的相对尺寸无关 → 晶体管可以采用最小尺寸 → 无比逻辑。稳态时在输出和V dd 或GND 之间总存在一条具有有限电阻的通路 → 低输出阻抗 (k Ω) 。输入阻抗较高 (MOS 管的栅实际上是一个完全的绝缘体) → 稳态输入电流几乎为0。在稳态工作情况下电源线和地线之间没有直接的通路(即此时输入和输出保持不变) → 没有静态功率。传播延时是晶体管负载电容和电阻的函数。 门的响应时间是由通过电阻R p 充电电容C L (电阻R n 放电电容C L )所需要的时间决定的 。 开关阈值V M 定义为V in = V out 的点(在此区域由于V DS = V GS ，PMOS 和NMOS 总是饱和的) r 是什么：开关阈值取决于比值r ，它是PMOS 和NMOS 管相对驱动强度的比 DSATn n DSATp p DD M V k V k V V ＝ ，r r 1r +≈ 一般希望V M = V DD /2 (可以使高低噪声容限具有相近的值)，为此要求 r ≈ 1 例5.1 CMOS 反相器的开关阈值 通用0.25μm CMOS 工艺实现的一个CMOS 反相器的开关阈值处于电源电压的中点处。 所用工艺参数见表3.2。假设V DD = 2.5V ，最小尺寸器件的宽长比(W/L)n 为1.5 ()()()()()()()() V V L W V V V V k V V V V k L W L W M p DSATp Tp M DSATp p DSATn Tn M DSATn n n p 25.125.55.15.35.320.14.025.1263.043.025.10.163.01030101152266==?==----?-???----=－－－＝ 分析： V M 对于器件比值的变化相对来说是不敏感 的。将比值设为3、2.5和2，产生的V M 分别为 1.22V 、1.18V 和 1.13V ，因此使PMOS 管的宽度小于完全对称所要求的值是可以接受的。 增加PMOS 或NMOS 宽度使V M 移向V DD 或GND 。不对称的传输特性实际上在某些设计中是所希望的。 噪声容限：根据定义，V IH 和V IL 是dV out /dV in = -1(= 增益)时反相器的工作点 逐段线性近似V IH = V M - V M /g V IL = V M + (V DD - V M )/g 过渡区可以近似为一段直线，其增益等于 在开关阈值V M 处的增益g 。它与V OH 及V OL 线的交点 用来定义V IH 和V IL 。点。

模拟集成电路设计期末试卷..

《模拟集成电路设计原理》期末考试 一．填空题（每空1分，共14分） 1、与其它类型的晶体管相比，MOS器件的尺寸很容易按____比例____缩小，CMOS电路被证明具有_ 较低__的制造成本。 2、放大应用时，通常使MOS管工作在_ 饱和_区，电流受栅源过驱动电压控制，我们定义_跨导_来 表示电压转换电流的能力。 3、λ为沟长调制效应系数，对于较长的沟道，λ值____较小___（较大、较小）。 4、源跟随器主要应用是起到___电压缓冲器___的作用。 5、共源共栅放大器结构的一个重要特性就是_输出阻抗_很高，因此可以做成___恒定电流源_。 6、由于_尾电流源输出阻抗为有限值_或_电路不完全对称_等因素，共模输入电平的变化会引起差动输 出的改变。 7、理想情况下，_电流镜_结构可以精确地复制电流而不受工艺和温度的影响，实际应用中，为了抑制 沟长调制效应带来的误差，可以进一步将其改进为__共源共栅电流镜__结构。 8、为方便求解，在一定条件下可用___极点—结点关联_法估算系统的极点频率。 9、与差动对结合使用的有源电流镜结构如下图所示，电路的输入电容C in为__ C F（1－A）__。 10、λ为沟长调制效应系数，λ值与沟道长度成___反比__（正比、反比）。 二．名词解释（每题3分，共15分） 1、阱 解：在CMOS工艺中，PMOS管与NMOS管必须做在同一衬底上，其中某一类器件要做在一个“局部衬底”上，这块与衬底掺杂类型相反的“局部衬底”叫做阱。 2、亚阈值导电效应 解：实际上，V GS=V TH时，一个“弱”的反型层仍然存在，并有一些源漏电流，甚至当V GS

集成电路分析期末复习总结要点

集成电路分析 集成工业的前后道技术：半导体（wafer）制造企业里面，前道主要是把mos管，三极管作到硅片上，后道主要是做金属互联。 集成电路发展：按规模划分，集成电路的发展已经历了哪几代？ 参考答案： 按规模，集成电路的发展已经经历了：SSI、MSI、LSI、VLSI、ULSI及GSI。它的发展遵循摩尔定律 解释欧姆型接触和肖特基型接触。 参考答案： 半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成欧姆型接触或肖特基型接触。 如果掺杂浓度比较低，金属和半导体结合面形成肖特基型接触。 如果掺杂浓度足够高，金属和半导体结合面形成欧姆型接触。 、集成电路主要有哪些基本制造工艺。 参考答案： 集成电路基本制造工艺包括：外延生长，掩模制造，光刻，刻蚀，掺杂，绝缘层形成，金属层形成等。 光刻工艺： 光刻的作用是什么？列举两种常用曝光方式。 参考答案： 光刻是集成电路加工过程中的重要工序，作用是把掩模版上的图形转换成晶圆上的器件结构。 曝光方式：接触式和非接触式 25、简述光刻工艺步骤。 参考答案： 涂光刻胶，曝光，显影，腐蚀，去光刻胶。 26、光刻胶正胶和负胶的区别是什么？ 参考答案： 正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液

中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。常规双极型工艺需要几次光刻？每次光刻分别有什么作用？ 参考答案： 需要六次光刻。第一次光刻--N+隐埋层扩散孔光刻；第二次光刻--P+隔离扩散孔光刻 第三次光刻--P型基区扩散孔光刻；第四次光刻--N+发射区扩散孔光刻；第五次光刻--引线接触孔光刻；第六次光刻--金属化内连线光刻 掺杂工艺： 掺杂的目的是什么？举出两种掺杂方法并比较其优缺点。 参考答案： 掺杂的目的是形成特定导电能力的材料区域，包括N型或P型半导体区域和绝缘层，以构成各种器件结构。 掺杂的方法有：热扩散法掺杂和离子注入法掺杂。与热扩散法相比，离子注入法掺杂的优点是：可精确控制杂质分布，掺杂纯度高、均匀性好，容易实现化合物半导体的掺杂等；缺点是：杂质离子对半导体晶格有损伤，这些损伤在某些场合完全消除是无法实现的；很浅的和很深的注入分布都难以得到；对高剂量的注入，离子注入的产率要受到限制；一般离子注入的设备相当昂贵， 试述PN结的空间电荷区是如何形成的。 参考答案： 在PN结中，由于N区中有大量的自由电子，由P区扩散到N区的空穴将逐渐与N区的自由电子复合。同样，由N区扩散到P区的自由电子也将逐渐与P区内的空穴复合。于是在紧靠接触面两边形成了数值相等、符号相反的一层很薄的空间电荷区，称为耗尽层。简述CMOS工艺的基本工艺流程（以1×poly，2×metal N阱为例）。 参考答案： 形成N阱区，确定nMOS和pMOS有源区，场和栅氧化，形成多晶硅并刻蚀成图案，P＋扩散，N＋扩散，刻蚀接触孔，沉淀第一金属层并刻蚀成图案，沉淀第二金属层并刻蚀成图案，形成钝化玻璃并刻蚀焊盘。 表面贴装技术：电子电路表面组装技术（Surface Mount Technology，SMT）， 称为表面贴装或表面安装技术。它是一种将无引脚或短引线表面组装元器件（简称SMC/SMD，中文称片状元器件）安装在印制电路板（Printed Circuit Board，PCB)的表面或其它基板的表面上，通过再流焊或浸焊等方法加以焊接组装的电路装连技术。[1]工艺流程简化为：印刷-------贴片-------焊接-------检修 有源区和场区：有源区：硅片上做有源器件的区域。（就是有些阱区。或者说是采用STI等隔离技术，隔离开的区域）。有源区主要针对MOS而言，不同掺杂可形成n或p型有源区。有源区分为源区和漏区（掺杂类型相同）在进行互联

射频电路和射频集成电路线路设计

射频电路和射频集成电路线路设计(9天) 培训时间为9天 课程特色 1）本讲座总结了讲演者20多年的工作,报告包括 o设计技术和技巧的经验， o获得的美国专利， o实际工程设计的例子， o讲演者的理论演译。 o 【主办单位】中国电子标准协会 【协办单位】智通培训资讯网 【协办单位】深圳市威硕企业管理咨询有限公司 o 2）本讲座分为三个部分： A. 第一部分讨论和強调在射频电路设计中的设计技术和技巧, 着重论述设计中关鍵性 的技术和技巧,譬如,阻抗匹配,射频接地, 单端线路和差分线路之間的主要差別,射频集成电路设计中的难题……可以把它归类为橫向论述. 到目前为止，这种着重于设计技巧的論述是前所未有的，也是很独特的。讲演者认为，作为一位合格的射频电路设计的设计者，不论是工程师，还是教授，应当掌握这一部分所论述的基本的设计技术和技巧，包括： ?阻抗匹配； ?接地； ?射频集成电路设计； ?测试 ?画制版图； ? 6 Sigma 设计。 B. 第二部分: 描述射频系统的基本参数和系统设计的基本原理。

C. 第三部分: 提供个别射频线路设计的基本知识。这一部份和现有的有关射频电路和 射频集成电路设计的书中的论述相似, 其內容是讨论一个个射频方块,譬如,低噪声放大器,混频器,功率放大器,壓控振蕩器,頻率综合器……可以把它归类为纵向论述，其中的大多数内容来自本讲座的讲演者的设计 ?在十几年前就已经找到了最佳的低噪声放大器的设计方法但不曾经发表过。在低噪声放大器的设计中可以同时达到最大的增益和最小的噪 声； ?获得了可调谐濾波器的美国专利； ?本讲座的讲演者所建立的用单端线路的设计方法来进行差分对线路的设计大大简化了设计并缩短了线路仿真的时间； ?获得了双线巴伦的美国专利。 学习目标在本讲座结束之后，学员可以了解到 o比照数码电路，射頻电路设计的主要差別是什麼? o什么是射频设计中的基本概念? o在射频电路设计中如何做好窄带的阻抗匹配？ o在射频电路设计中如何做好宽带的阻抗匹配？ o在射频线路板上如何做好射频接地的工作? o为什么在射频和射频集成电路设计中有从单端至双差分的趋势? o为什么在射频电路设计中容许误差分析如此重要? o什么是射频和射频集成电路设计中的主要难题？射频和射频集成电路设计师如何克服这些障碍?

模拟集成电路复习

1、 研究模拟集成电路的重要性：（1）首先，MOSFET 的特征尺寸越来越小，本征速度越来 越快；（2）SOC 芯片发展的需求。 2、 模拟设计困难的原因：（1）模拟设计涉及到在速度、功耗、增益、精度、电源电压等多 种因素间进行折衷，而数字电路只需在速度和功耗之间折衷；（2）模拟电路对噪声、串扰和其它干扰比数字电路要敏感得多；（3）器件的二级效应对模拟电路的影响比数字电路要严重得多；（4）高性能模拟电路的设计很少能自动完成，而许多数字电路都是自动综合和布局的。 3、 鲁棒性就是系统的健壮性。它是在异常和危险情况下系统生存的关键。所谓“鲁棒性”， 是指控制系统在一定的参数摄动下，维持某些性能的特性。 4、 版图设计过程：设计规则检查（DRC ）、电气规则检查（ERC ）、一致性校验（LVS ）、RC 分布参数提取 5、 MOS 管正常工作的基本条件是:所有衬源（B 、S ）、衬漏（B 、D ）pn 结必须反偏 6、 沟道为夹断条件： 7、 （1）截止区：Id=0；Vgs

模拟集成电路设计的九个层次

[转贴] 模拟集成电路设计的九个层次来源： 一篇好文章, 摘录于此,以示激励. 一段 你刚开始进入这行，对PMOS/NMOS/BJT什么的只不过有个大概的了解，各种器件的特性你也不太清楚，具体设计成什么样的电路你也没什么主意，你的电路图主要看国内杂志上的文章，或者按照教科书上现成的电路，你总觉得他们说得都有道理。你做的电路主要是小规模的模块，做点差分运放，或者带隙基准的仿真什么的你就计算着发文章，生怕到时候论文凑不够。总的来说，基本上看见运放还是发怵。你觉得spice 是一个非常难以使用而且古怪的东西。 二段 你开始知道什么叫电路设计，天天捧着本教科书在草稿纸上狂算一气。你也经常开始提起一些技术参数，Vdsat、lamda、early voltage、GWB、ft之类的。总觉得有时候电路和手算得差不多，有时候又觉得差别挺大。你也开始关心电压，温度和工艺的变化。例如低电压、低功耗系统什么的。或者是超高速高精度的什么东东，时不时也来上两句。你设计电路时开始计划着要去tape out，虽然tape out看起来还是挺遥远的。这个阶段中，你觉得spice很强大，但经常会因为AC仿真结果不对而大伤脑筋。 三段 你已经和PVT斗争了一段时间了，但总的来说基本上还是没有几次成功的设计经验。你觉得要设计出真正能用的电路真的很难，你急着想建立自己的信心，可你不知道该怎么办。你开始阅读一些JSSC或者博士论文什么的，可你觉得他们说的是一回事，真正的芯片或者又不是那么回事。你觉得Vdsat什么的指标实在不够精确，仿真器的缺省设置也不够满足你的要求，于是你试着仿真器调整参数，或者试着换一换仿真器，但是可它们给出的结果仍然是有时准有时不准。你上论坛，希望得到高手的指导。可他们也是语焉不详，说得东西有时对有时不对。这个阶段中，你觉得spice虽然很好，但是帮助手册写的太不清楚了。 四段 你有过比较重大的流片失败经历了。你知道要做好一个电路，需要精益求精，需要战战兢兢的仔细检查每一个细节。你发现在设计过程中有很多不曾设想过的问题，想要做好电路需要完整的把握每一个方面。于是你开始系统地重新学习在大学毕业时已经卖掉的课本。你把能能找到的相关资料都仔细的看了一边，希望能从中找到一些更有启发性的想法。你已经清楚地知道了你需要达到的电路指标和性能，你也知道了电路设计本质上是需要做很多合理的折中。可你搞不清这个“合理”是怎么确定的，不同指标之间的折中如何选择才好。你觉得要设计出一个适当的能够正常工作的电路真的太难了，你不相信在这个世界上有人可以做到他们宣称的那么好，因为聪明如你都觉得面对如此纷杂的选择束手无策，他们怎么可能做得到？这个阶段中，你觉得spice功能还是太有限了，而且经常对着"time step too small"的出错信息发呆，偶尔情况下你还会创造出巨大的仿真文件让所有人和电脑崩溃。 五段 你觉得很多竞争对手的东西不过如此而已。你开始有一套比较熟悉的设计方法。但是你不知道如何更加优化你手头的工具。你已经使用过一些别人编好的脚本语言，但经常碰到很多问题的时候不能想起来用awk 或者perl搞定。你开始大量的占用服务器的仿真时间，你相信经过大量的仿真，你可以清楚地把你设计的模块调整到合适的样子。有时候你觉得做电路设计简直是太无聊了，实在不行的话，你在考虑是不是该放弃了。这个阶段中，你觉得spice好是好，但是比起fast spice系列的仿真器来，还是差远了；你开始不相信AC仿真，取而代之的是大量的transient仿真。 六段 你开始明白在这个世界中只有最合适的设计，没有最好的设计。你开始有一套真正属于自己的设计方法，你会倾向于某一种或两种仿真工具，并能够熟练的使用他们评价你的设计。你开始在设计中考虑PVT的变化，你知道一个电路从开始到现在的演化过程，并能够针对不同的应用对他们进行裁减。你开始关注功耗