晶圆级三维系统集成技术
晶圆级三维系统集成技术
三维集成系统正在快速增长，它涉及众多不同技术新兴领域，目前已出现诸多大有希望应用于三维集成的新技术。本文将对其中的一项技术进行系统介绍。为了实现三维结构的体积最小化和具有优良电性能的高密度互连，我们将采用穿硅通孔（TSV）用于晶圆级堆叠器件的互连。
该技术基本工艺为高密度钨填充穿硅通孔，通孔尺寸从1μm到3μm。用金属有机化学汽相淀积（MOCVD）淀积一层TiN薄膜作为籽晶层，随后同样也采用CVD工艺淀积而成的钨膜的扩散势垒层即可实现具有大纵宽比（HAR）ICV的金属填充。堆叠器件的未来应用还需要铜填充TSV以优化电学性能。所谓的ICV-SLID技术可用于制作三维器件的堆叠。这项工艺非常适合应用于产品的低成本高效率生产，包括高性能应用，如三维微处理器和高度小型化的多功能系统，传感器之间的节点、存储器数据处理与传输（eGrains TM, eCubes TM）等。
推动三维系统集成技术发展的关键因素
从总体上看，加速三维集成技术应用于微电子系统生产的重要因素包括以下几个方面：?系统的外形体积：缩小系统体积、降低系统重量并减少引脚数量的需求，
?性能：提高集成密度，缩短互连长度，从而提高传输速度并降低功耗，
?大批量低成本生产：降低工艺成本，如混合技术等，
?新应用：如超小无线传感器系统等。
与系统芯片（SoC）相比，这种新方法是一种能将不同优化生产技术高效融合在一起的三维系统集成技术。此外，三维集成方法还可能用于解决由信号传播延迟导致的“布线危机”，不管是板级的还是芯片级的，其原因是这种方法可以实现最短的互连长度，而且还省去了受速度限制的芯片之间及芯片内部互连。
低成本制作潜力也是影响三维集成技术未来应用的主要因素。当前，系统芯片的制作主要依靠单片集成来嵌入多种工艺。但这种方法有很多缺陷，如复杂性达到最高程度时会使分片工艺非常困难，从而导致总系统“制作成本爆炸性”提高。与之相比，采用适当的三维集成技术可以将MEMS和CMOS等不同的最佳基础工艺有机结合起来，通过提高产品合格率和小型化程度，发挥该技术低成本制作的潜力。与单片集成SoC相比，采用最佳三维集成技术制作的器件堆叠（如控制器层和存储器层等）会使生产成本显著降低。此外，采用该技术还有望实现新型多功能微电子系统，如分布式无线传感器网络应用的超小型传感器节点等（图1）。
目前采用三维集成技术已显得十分必要，其原因是三维集成技术具有下列诸多的相关优点：可显著减小系统体积、降低功耗、提高可靠性、缩减制作成本，完全可满足大批量生产的市场要求等。
三维集成概念
目前有多种不同的先进系统集成方法，主要包括：
?封装上的封装堆叠技术，
? PCB(引线键合和倒装芯片)上的芯片堆叠，具有嵌入式器件的堆叠式柔性功能层，
?有或无嵌入式电子器件的高级印制电路板（PCB）（图4）堆叠，
?晶圆级芯片集成，
?基于穿硅通孔（TSV）的垂直系统集成（VSI）。
三维集成封装的一般优势包括：采用不同的技术（如CMOS、MEMS、SiGe、GaAs等）实现器件集成，即“混合集成”，通常采用较短的垂直互连取代很长的二维互连，从而降低了系统寄生效应和功耗。因此，三维系统集成技术在性能、功能和形状因素等方面都具有较大的优势。用于三维集成的先进晶圆级技术
晶圆级封装技术已在许多产品制造中得到广泛应用。
目前正在开发晶圆级封装的不同工艺技术，以满足在提高性能和增加功能的同时还能达到减小系统体积，降低系统功耗和制作成本的要求。
要实现预期的晶圆级封装开发目标需要完成下列几项主要任务：
?采用薄膜聚合物淀积技术达到嵌入器件和无源元件的目的
?晶圆级组装-从芯片至晶圆，包括硅（存储器，μp）、MEMS、Ⅲ-V族化合物（InP、GaAs）
和SiGe器件等
?综合屏蔽（射频和功率）
?功能层集成（执行器、传感器、天线等）
?能量存储器与转换器的集成
?穿硅通孔（TSV）的形成与金属化、晶圆减薄与调整粘接技术
?光学芯片-芯片互连
无源元件（电阻、电容和电感等）的集成就是一个实例。与采用CMOS工艺将这些器件集成起来的方法相比，三维集成是一种很好的替代方法，它可以取代表面贴装元件（SMD）的方法。通过利用“再分布技术”可将无源元件有效地集成在芯片表面。图2为采用薄膜工艺和金属（铜）聚合物-金属（铜）结构来实现滤波器集成的实例。
未来，各种不同的三维集成概念都将在晶圆级得以实现。在“晶圆级薄型芯片集成（TCI）方法”的使用过程中，要在聚合物介质层中嵌入减薄型芯片（其厚度小于20μm）来实现互连，其聚合物介质层上需要制作具有改良性能的多层薄膜布线或晶圆级再分布层（RDL）。可将具有或没有穿硅通孔（TSV）的硅插入介质用作载体，将薄芯片以面朝上的方式嵌入到聚合物层中。可以看出，载体的顶部还具有面朝下贴装器件的潜力（图3）。
采用功能性插入介质叠层（图4）的方法可以实现极其复杂的超小型化电子系统，如传感器节点和“eGrains”等，其互连长度可以显著缩短，同时还可实现较高的小型化。采用这种方法可体现的一个重要优点，就是无源元件与有源芯片之间的距离可以非常近，所产生的寄生效应还可降至最低限度。而且同时还能进行大批量低成本制作。
垂直系统集成
垂直系统集成（VSI）的实现可以采用标准的硅晶圆工艺（主要是生产线的后道工艺）对带有可以自由定位穿硅通孔的堆叠型减薄器件衬底（Si）进行粘接和高密度垂直片内布线（图5）。采用VSI-TSV方法可以将互连线缩至最短，而且还可实现最充分的z轴连接。目前业内已公认TSV技术具有多种潜在优势，主要包括：
A）连接长度可以做得很短，只相当于芯片的厚度，因此在对功能部件单元进行堆叠处理时就可以用垂直堆叠的方法取代水平堆叠，充分发挥这种技术所具有的潜力，显著降低部件单元之间的平均互连长度。
B）可以实现高密度、大纵宽比连接，从而完全可以在硅片内部插入极其复杂的多芯片系统，其实际封装密度要比目前采用的高级PCB-MCM好许多倍。
C）可以将平面外的逻辑功能部件拉得更为接近以避免RC长延迟和面内互连等问题。
利用穿硅通孔互连实现三维集成结构需要采用的主要工艺技术包括：
?制作具有大纵宽比（高于10）的通孔，
?淀积隔离层、阻挡层和籽晶层，
?通孔金属填充与线条的再分布（RDL），
?晶圆减薄处理，
?薄晶圆控制与转移工艺，
?晶圆/芯片对准与调整粘接。
对封装工业而言，这类三维集成技术大多是新兴技术，因此就需要一种FE/BE基础结构。这也是三维IC结构当前仍处在研发阶段的主要原因，即使是最大的IC制造公司也同样面临这
一问题，但这些三维集成技术都已被作为一种有潜力的方法受到了广泛的关注和高度重视。
目前，TSV互连面对的许多技术问题和挑战尚未得到全面解决，还需在许多技术中做出选择，这些技术包括：
?工艺集成：先制作通孔或最后制作通孔，
?通孔填充：材料（如多晶硅、铜、钨、导电聚合物等）和技术（如电镀、CVD聚合物涂覆等），
?晶圆级组装：芯片-芯片、芯片-晶圆或晶圆-晶圆，
?粘接：焊接、直接铜-铜胶粘、直接熔化等。
ICV-SLID技术
所谓的“芯片内部通孔（ICV）-SLID概念”是一种非常实用化的芯片-晶圆堆叠方法。首先要从完全工艺处理的晶圆开始。在完成晶圆级测试、减薄和分片之后，即可将晶圆最上面的合格芯片与晶圆最下面的合格芯片对齐并粘接在一起。在整个垂直系统集成工艺过程中，这只是芯片级的一步工艺。随后的垂直金属化处理工艺也是晶圆级。通常情况下不需要完成额外的堆叠级工艺步骤。
ICV-SLID概念就是利用非常薄的焊点(如铜/锡)对芯片的上面和晶圆的下面进行金属键合，通过固体-液体互扩散（SLID）达到电互连和机械互连的目的。ICV-SLID概念是一种非倒装概念。被加上去的芯片的上面就是它堆叠到衬底上之后的上面。在减薄工序之前要完成全部穿硅通孔工艺——形成通孔并对其进行金属化处理。其优点在于之后只需将分离的合格芯片堆叠到底部的器件晶圆上，即完成了三维集成工艺流程的最后一步。作为一个完整的模件概念，它可以形成多个器件堆叠。图6为垂直集成电路断面结构原理图，它非常符合模件“反面-正面”的概念，而且还可据此推测出下一级芯片堆叠的情况。
ICV-SLID工艺流程最基本的一步就是芯片内部通孔的形成。通孔刻蚀、横向隔离与金属填充都是采用标准厚度在晶圆上完成的，因此芯片内部通孔制作工艺的合格率一般都很高。
用标准的金属化（铝或铜）工艺将芯片的内部通孔与器件的接触布线相连接，形成金属化芯片内部通孔的工艺流程为，首先在完成制作工艺并测试好的器件晶圆上用干法刻蚀（DRIE）工艺制备出典型直径为1-3μm的芯片内部通孔，对通孔进行钝化处理，然后制作多级介质层，随后完成深硅挖槽刻蚀。实现横向通孔隔离需要采用高保角CVD淀积O3/TEOS-氧化物层，芯片内部通孔的金属化要采用MOCVD淀积钨金属层（MOCVD-TiN用作势垒层），金属插塞的形成需要对背面进行刻蚀处理。钨填充芯片内部通孔与器件最上面金属层的横向电连接是采用
标准的铝金属化工艺形成的。完成上述这些工艺步骤之后，器件就可进行晶圆级测试和选择了。在标准厚度的最上层晶圆上完成的最后一步工序就是全掩膜铜电镀。然后将最上层的晶圆暂时粘接到处理晶圆上，再用高精度研磨、湿法化学旋涂刻蚀和最终的化学机械平面化处理工艺对其进行高度均匀的减薄处理，直至从后面暴露出钨填充通孔。为了淀积出用于电隔离的介质层并能与钨填充芯片内部通孔相连，还采用了渗透抗蚀剂掩模的铜/锡电镀技术。因而其表面完全由焊接金属材料覆盖，采用隔离沟槽在铜/锡层中形成电接触，其余的不用作电连接的区域即可用作未来堆叠机械平衡的模拟区。最后还要采用铜作焊料金属系统的配料材料对最下面的晶圆进行穿透抗蚀剂掩膜电镀处理。
分片之后，将选出的合格芯片与正在处理的衬底进行匹配，使用高效率和高对准精度（10μm）的芯片-晶圆粘接设备将其置于最下面的晶圆上。转移芯片的机械粘接和电接触都采用固体-液体互扩散（SLID）的粘接技术在一步工艺中实现。
在粘接工艺过程中，当温度达到300℃时开始施加压力，液体锡就会与铜产生互扩散，最终形成金属间化合物（IMC）Cu3Sn。所形成的ε相为热动态稳定状态，其熔点在600℃以上。采用适当的膜厚度，锡就会消耗掉，在几分钟内就会完全固化，两边的铜就留了下来。
图7为完成粘接并将处理衬底去除之后三维集成测试结构的FIB图。利用铝布线将钨填充ICV 与最上面器件的金属化层互连，并使CuSn金属系统与最下面器件的金属化层互连。大纵宽比ICV（直径为2-5μm）的无空隙金属化可采用钨或铜CVD来实现。
晶圆级三维系统集成技术
晶圆级三维系统集成技术 三维集成系统正在快速增长，它涉及众多不同技术新兴领域，目前已出现诸多大有希望应用于三维集成的新技术。本文将对其中的一项技术进行系统介绍。为了实现三维结构的体积最小化和具有优良电性能的高密度互连，我们将采用穿硅通孔（TSV）用于晶圆级堆叠器件的互连。 该技术基本工艺为高密度钨填充穿硅通孔，通孔尺寸从1μm到3μm。用金属有机化学汽相淀积（MOCVD）淀积一层TiN薄膜作为籽晶层，随后同样也采用CVD工艺淀积而成的钨膜的扩散势垒层即可实现具有大纵宽比（HAR）ICV的金属填充。堆叠器件的未来应用还需要铜填充TSV以优化电学性能。所谓的ICV-SLID技术可用于制作三维器件的堆叠。这项工艺非常适合应用于产品的低成本高效率生产，包括高性能应用，如三维微处理器和高度小型化的多功能系统，传感器之间的节点、存储器数据处理与传输（eGrains TM, eCubes TM）等。 推动三维系统集成技术发展的关键因素 从总体上看，加速三维集成技术应用于微电子系统生产的重要因素包括以下几个方面：?系统的外形体积：缩小系统体积、降低系统重量并减少引脚数量的需求， ?性能：提高集成密度，缩短互连长度，从而提高传输速度并降低功耗， ?大批量低成本生产：降低工艺成本，如混合技术等， ?新应用：如超小无线传感器系统等。 与系统芯片（SoC）相比，这种新方法是一种能将不同优化生产技术高效融合在一起的三维系统集成技术。此外，三维集成方法还可能用于解决由信号传播延迟导致的“布线危机”，不管是板级的还是芯片级的，其原因是这种方法可以实现最短的互连长度，而且还省去了受速度限制的芯片之间及芯片内部互连。 低成本制作潜力也是影响三维集成技术未来应用的主要因素。当前，系统芯片的制作主要依靠单片集成来嵌入多种工艺。但这种方法有很多缺陷，如复杂性达到最高程度时会使分片工艺非常困难，从而导致总系统“制作成本爆炸性”提高。与之相比，采用适当的三维集成技术可以将MEMS和CMOS等不同的最佳基础工艺有机结合起来，通过提高产品合格率和小型化程度，发挥该技术低成本制作的潜力。与单片集成SoC相比，采用最佳三维集成技术制作的器件堆叠（如控制器层和存储器层等）会使生产成本显著降低。此外，采用该技术还有望实现新型多功能微电子系统，如分布式无线传感器网络应用的超小型传感器节点等（图1）。
系统级封装(SiP)
系统级封装(SiP)的发展前景(上） ——市场驱动因素，要求达到的指标，需要克腰的困难 集成电路技术的进步、以及其它元件的微小型化的发展为电子产品性能的提高、功能的丰富与完善、成本的降低创造了条件。现在不仅仅军用产品，航天器材需要小型化，工业产品，甚至消费类产品，尤其是便携式也同样要求微小型化。这一趋势反过来又进一步促进微电子技术的微小型化。这就是近年来系统级封装(SiP,System in Package)之所以取得了迅速发展的背景。SiP已经不再是一种比较专门化的技术；它正在从应用范围比较狭窄的市场，向更广大的市场空间发展；它正在成长为生产规模巨大的重要支持技术。它的发展对整个电子产品市场产生了广泛的影响。它已经成为电子制造产业链条中的一个重要环节。它已经成为影响，种类繁多的电子产品提高性能、增加功能、扩大生产规模、降低成本的重要制约因素之一。它已经不是到了产品上市前的最后阶段才去考虑的问题，而是必须在产品开发的开始阶段就加以重视，纳入整体产品研究开发规划；和产品的开发协同进行。再有，它的发展还牵涉到原材料，专用设备的发展。是一个涉及面相当广泛的环节。因此整个电子产业界，不论是整机系统产业，还是零部件产业，甚至电子材料产业部门，专用设备产业部门，都很有必要更多地了解，并能够更好地促进这一技术的发展。经过这几年的发展，国际有关部门比较倾向于将SiP定义为：一个或多个半导体器件(或无源元件)集成在一个工业界标准的半导体封装内。按照这个涵义比较广泛的定义，SiP又可以进一步按照技术类型划分为四种工艺技术明显不同的种类；芯片层叠型；模组型；MCM型和三维(3D)封装型。现在，SiP应用最广泛的领域是将存储器和逻辑器件芯片堆叠在一个封装内的芯片层叠封装类型，和应用于移动电话方面的集成有混合信号器件以及无源元件的小型模组封装类型。这两种类型SiP的市场需求在过去4年里十分旺盛，在这种市场需求的推动下，建立了具有广泛基础的供应链；这两个市场在成本方面的竞争也十分激烈。 而MCM(多芯片模组)类型的SiP则是一贯应用于大型计算机主机和军用电子产
晶圆级封装产业
晶圆级封装产业(WLP) 晶圆级封装产业(WLP),晶圆级封装产业(WLP)是什么意思 一、晶圆级封装(Wafer Level Packaging)简介晶圆级封装(WLP，Wafer Level Package) 的一般定义为直接在晶圆上进行大多数或是全部的封装测试程序，之后再进行切割(singulation)制成单颗组件。而重新分配(redistribution)与凸块(bumping)技术为其I/O绕线的一般选择。WLP 一、晶圆级封装(Wafer Level Packaging)简介 晶圆级封装(WLP，Wafer Level Package) 的一般定义为直接在晶圆上进行大多数或是全部的封装测试程序，之后再进行切割(singulation)制成单颗组件。而重新分配(redistribution)与凸块(bumping)技术为其I/O绕线的一般选择。WLP封装具有较小封装尺寸(CSP)与较佳电性表现的优势，目前多用于低脚数消费性IC的封装应用(轻薄短小)。 晶圆级封装(WLP)简介 常见的WLP封装绕线方式如下：1. Redistribution (Thin film), 2. Encapsulated Glass substrate, 3. Gold stud/Copper post, 4. Flex Tape等。此外，传统的WLP封装多采用Fan-in 型态，但是伴随IC信号输出pin 数目增加，对ball pitch的要求趋于严格，加上部分组件对于封装后尺寸以及信号输出脚位位置的调整需求，因此变化衍生出Fan-out 与Fan-in + Fan-out 等各式新型WLP封装型态，其制程概念甚至跳脱传统WLP 封装，目前德商英飞凌与台商育霈均已经发展相关技术。 二、WLP的主要应用领域 整体而言，WLP的主要应用范围为Analog IC(累比IC)、PA/RF(手机放大器与前端模块)与CIS(CMOS Ima ge Sensor)等各式半导体产品，其需求主要来自于可携式产品(iPod, iPhone)对轻薄短小的特性需求，而部分NOR Flash/SRAM也采用WLP封装。此外，基于电气性能考虑，DDR III考虑采用WLP或FC封装，惟目前JEDEC仍未制定最终规格(注：至目前为止，Hynix, Samsung与Elpida已发表DDR III产品仍采F BGA封装)，至于SiP应用则属于长期发展目标。此外，采用塑料封装型态(如PBGA)因其molding compo und 会对MEMS组件的可动部份与光学传感器(optical sensors)造成损害，因此MEMS组件也多采用WLP
Systems In Package 系统级封装
LANCASTER
UNIVERSITY
Centre for Microsystems Engineering Faculty of Applied Sciences
System-in-Package Research within the IeMRC
Prof. Andrew Richardson Lancaster University
Project Statistics
? Design for Manufacture Methodology for SiP
– – – – Academic partners : Lancaster University & Greenwich Industrial partners : NXP, Flowmerics, Coventor & Selex ￡206K – Nov 2005 – Nov 2007 Focus : Reliability Engineering of SiP assemblies
? Integrated Health Monitoring of MNT Enabled Integrated Systems “I-Health”
– Academic partners : Lancaster University & Heriot Watt University – Industrial partners : NXP, QinetiQ, Coventor, MCE – Focus : Embedded Test & Health Monitoring of SiP based systems
晶圆制造工艺流程
晶圆制造工艺流程 1、表面清洗 2、初次氧化 3、CVD(Chemical Vapor deposition) 法沉积一层Si3N4 (Hot CVD 或LPCVD) 。 （1）常压CVD (Normal Pressure CVD) （2）低压CVD (Low Pressure CVD) （3）热CVD (Hot CVD)/(thermal CVD) （4）电浆增强CVD (Plasma Enhanced CVD) （5）MOCVD (Metal Organic CVD) & 分子磊晶成长(Molecular Beam Epitaxy) （6）外延生长法(LPE) 4、涂敷光刻胶 （1）光刻胶的涂敷 （2）预烘(pre bake) （3）曝光 （4）显影 （5）后烘(post bake) （6）腐蚀(etching) （7）光刻胶的去除 5、此处用干法氧化法将氮化硅去除 6 、离子布植将硼离子(B+3) 透过SiO2 膜注入衬底，形成P 型阱 7、去除光刻胶，放高温炉中进行退火处理 8、用热磷酸去除氮化硅层，掺杂磷(P+5) 离子，形成N 型阱 9、退火处理，然后用HF 去除SiO2 层 10、干法氧化法生成一层SiO2 层，然后LPCVD 沉积一层氮化硅 11、利用光刻技术和离子刻蚀技术，保留下栅隔离层上面的氮化硅层 12、湿法氧化，生长未有氮化硅保护的SiO2 层，形成PN 之间的隔离区 13、热磷酸去除氮化硅，然后用HF 溶液去除栅隔离层位置的SiO2 ，并重新生成品质更好的SiO2 薄膜, 作为栅极氧化层。 14、LPCVD 沉积多晶硅层，然后涂敷光阻进行光刻，以及等离子蚀刻技术，栅极结构，并氧化生成SiO2 保护层。 15、表面涂敷光阻，去除P 阱区的光阻，注入砷(As) 离子，形成NMOS 的源漏极。用同样的方法，在N 阱区，注入B 离子形成PMOS 的源漏极。 16、利用PECVD 沉积一层无掺杂氧化层，保护元件，并进行退火处理。 17、沉积掺杂硼磷的氧化层 18、濺镀第一层金属 （1）薄膜的沉积方法根据其用途的不同而不同，厚度通常小于1um 。 （2）真空蒸发法（Evaporation Deposition ） （3）溅镀（Sputtering Deposition ） 19、光刻技术定出VIA 孔洞，沉积第二层金属，并刻蚀出连线结构。然后，用PECVD 法氧化层和氮化硅保护层。20、光刻和离子刻蚀，定出PAD 位置 21、最后进行退火处理，以保证整个Chip 的完整和连线的连接性
什么是晶圆级晶片尺寸封装
什么是晶圆级晶片尺寸封装(Wafer Level Chip Scale Packaging) 1. 晶圆级晶片尺寸封装(Wafer Level Chip Scale Packaging)是先在整片晶圆上进行封装和测试，然后经切割并将IC直接用机台以pick up & flip方式将其放置于Carrier tape中，并以Cover tape保护好后，提供后段SMT (Surface Mounting technology)直接以机台将该IC自Carrier tape取料后，置放于PCB上。 WLCSP选用较大的锡铅球来形成接点藉以进行电性导通，其目的是增加元件与基板底材之间的距离，进而降低并承受来自于基板与元件间因热膨胀差异产生的应力，增加元件的可靠性。利用重分布层技术则可以让锡球的间距作有效率的安排，设计成矩阵式排列(grid array)。采用晶圆制造的制程及电镀技术取代现有打金线及机械灌胶封模的制程,不需导线架或基板。晶圆级封装只有晶粒般尺寸,且有较好的电性效能,因系以每批或每片晶片来生产, 故能享有较低之生产成本。 2.特点：
WLCSP 少掉基材、铜箔等，使其以晶圆形态进行研磨、切割后完成的IC 厚度和一般QFP 、BGA……等等比较起来为最薄、最小、最轻，较符合未来产品轻、薄之需求；且因其不需再进行封装，即可进行后段SMT 制程，故其成本价格可以较一般传统封装为低。 ● 封装技术比较： 封装方式 优 点 缺 点 传统封装（QFP 、BGA ） 1. 技术成熟 2. 制程稳定 1. 无法达到未来细间距要求 2. 制程较复杂 3. 完成的IC 成本高 晶圆级晶片尺寸封装 1. 尺寸小 2. 成本低 3. 简化制程 4. 可达Fine Pitch 要求 1. I/O 数少(<100) 3.产品应用面： 3.1 Power supply (PMIC/PMU, DC/DC converters, MOSFET' s,...) 3.2 Optoelectronic device 3.3 Connectivity (Bluetooth, WLAN) 3.4 Other features (FM, GPS, Camera) 4.生产流程简介
晶圆制造工艺
1、表面清洗 2、初次氧化 3、CVD(Chemical Vapor deposition) 法沉积一层Si3N4 (Hot CVD 或LPCVD) 。 （1）常压CVD (Normal Pressure CVD) （2）低压CVD (Low Pressure CVD) （3）热CVD (Hot CVD)/(thermal CVD) （4）电浆增强CVD (Plasma Enhanced CVD) （5）MOCVD (Metal Organic CVD) & 分子磊晶成长(Molecular Beam Epitaxy) （6）外延生长法(LPE) 4、涂敷光刻胶 （1）光刻胶的涂敷 （2）预烘(pre bake) （3）曝光 （4）显影 （5）后烘(post bake) （6）腐蚀(etching) （7）光刻胶的去除 5、此处用干法氧化法将氮化硅去除 6 、离子布植将硼离子(B+3) 透过SiO2 膜注入衬底，形成P 型阱 7、去除光刻胶，放高温炉中进行退火处理 8、用热磷酸去除氮化硅层，掺杂磷(P+5) 离子，形成N 型阱 9、退火处理，然后用HF 去除SiO2 层 10、干法氧化法生成一层SiO2 层，然后LPCVD 沉积一层氮化硅 11、利用光刻技术和离子刻蚀技术，保留下栅隔离层上面的氮化硅层 12、湿法氧化，生长未有氮化硅保护的SiO2 层，形成PN 之间的隔离区 13、热磷酸去除氮化硅，然后用HF溶液去除栅隔离层位置的SiO2，并重新生成品质更好的SiO2薄膜,作为栅极氧化层。 14、LPCVD 沉积多晶硅层，然后涂敷光阻进行光刻，以及等离子蚀刻技术，栅极结构，并氧化生成SiO2 保护层。 15、表面涂敷光阻，去除P 阱区的光阻，注入砷(As) 离子，形成NMOS 的源漏极。用同样的方法，在N 阱区，注入B 离子形成PMOS 的源漏极。 16、利用PECVD 沉积一层无掺杂氧化层，保护元件，并进行退火处理。 17、沉积掺杂硼磷的氧化层 18、濺镀第一层金属 （1）薄膜的沉积方法根据其用途的不同而不同，厚度通常小于1um 。 （2）真空蒸发法（Evaporation Deposition ） （3）溅镀（Sputtering Deposition ） 19、光刻技术定出VIA 孔洞，沉积第二层金属，并刻蚀出连线结构。然后，用PECVD 法氧化层和氮化硅保护层。 20、光刻和离子刻蚀，定出PAD 位置 21、最后进行退火处理，以保证整个Chip 的完整和连线的连接性
光刻和晶圆级键合技术在3D互连中的研究
光刻和晶圆级键合技术在3D互连中的研究 作者：Margarete Zoberbier、Erwin Hell、Kathy Cook、Marc Hennemayer、Dr.-Ing. Barbara Neuber t，SUSS MicroTec 日益增长的消费类电子产品市场正在推动当今半导体技术的不断创新发展。各种应用对增加集成度、降低功耗和减小外形因数的要求不断提高，促使众多结合了不同技术的新结构应运而生，从而又催生出诸多不同的封装方法，因此可在最小的空间内封装最多的功能。正因如此，三维集成被认为是下一代的封装方案。 本文将探讨与三维互连技术相关的一些光刻挑战。还将讨论三维封装使用的晶圆键合技术、所面临的各种挑战、有效的解决方案及未来发展趋势。 多种多样的三维封装技术 为了适应更小引脚、更短互连和更高性能的要求，目前已开发出系统封装（SiP）、系统芯片（SoC）和封装系统（SoP）等许多不同的三维封装方案。SiP即“单封装系统”，它是在一个IC封装中装有多个引线键合或倒装芯片的多功能系统或子系统。无源元件、SAW/BA W滤波器、预封装IC、接头和微机械部件等其他元件都安装在母板上。这一技术造就了一种外形因数相对较小的堆叠式芯片封装方案。 SoC可以将所有不同的功能块，如处理器、嵌入式存储器、逻辑心和模拟电路等以单片集成的方式装在一起。在一块半导体芯片上集成系统设计需要这些功能块来实现。通常，So C设计与之所取代的多芯片系统相比，它的功耗更小，成本更低，可靠性更高。而且由于系统中需要的封装更少，因而组装成本也会有所降低。 SoP采用穿透通孔和高密度布线以实现更高的小型化。它是一种将整个系统安装在一个芯片尺寸封装上的新兴的微电子技术。过去，“系统”往往是一些容纳了数百个元件的笨重的盒子，而SoP可以将系统的计算、通信和消费电子功能全部在一块芯片上完成，从而节约了互连时间，减少了热量的产生。 最近穿透硅通孔（TSV）得到迅速发展，已成为三维集成和晶圆级封装（WLP）的关键技术之一。三维TSV已显现出有朝一日取代引线键合技术的潜力，因此它可以使封装尺寸进
晶圆制造工艺流程
晶圆制造工艺流程 Company Document number：WTUT-WT88Y-W8BBGB-BWYTT-19998
晶圆制造工艺流程 1、表面清洗 2、初次氧化 3、 CVD(Chemical Vapor deposition) 法沉积一层 Si3N4 (Hot CVD 或 LPCVD) 。（1）常压 CVD (Normal Pressure CVD) （2）低压 CVD (Low Pressure CVD) （3）热 CVD (Hot CVD)/(thermal CVD) （4）电浆增强 CVD (Plasma Enhanced CVD) （5）MOCVD (Metal Organic?? CVD) & 分子磊晶成长 (Molecular Beam Epitaxy) （6）外延生长法 (LPE) 4、涂敷光刻胶 （1）光刻胶的涂敷 （2）预烘 (pre bake) （3）曝光 （4）显影 （5）后烘 (post bake) （6）腐蚀 (etching) （7）光刻胶的去除
5、此处用干法氧化法将氮化硅去除 6 、离子布植将硼离子 (B+3) 透过 SiO2 膜注入衬底，形成 P 型阱 7、去除光刻胶，放高温炉中进行退火处理 8、用热磷酸去除氮化硅层，掺杂磷 (P+5) 离子，形成 N 型阱 9、退火处理，然后用 HF 去除 SiO2 层 10、干法氧化法生成一层 SiO2 层，然后 LPCVD 沉积一层氮化硅 11、利用光刻技术和离子刻蚀技术，保留下栅隔离层上面的氮化硅层 12、湿法氧化，生长未有氮化硅保护的 SiO2 层，形成 PN 之间的隔离区 13、热磷酸去除氮化硅，然后用 HF 溶液去除栅隔离层位置的 SiO2 ，并重新生成品质更好的 SiO2 薄膜 , 作为栅极氧化层。 14、LPCVD 沉积多晶硅层，然后涂敷光阻进行光刻，以及等离子蚀刻技术，栅极结构，并氧化生成 SiO2 保护层。 15、表面涂敷光阻，去除 P 阱区的光阻，注入砷 (As) 离子，形成 NMOS 的源漏极。用同样的方法，在 N 阱区，注入 B 离子形成 PMOS 的源漏极。 16、利用 PECVD 沉积一层无掺杂氧化层，保护元件，并进行退火处理。 17、沉积掺杂硼磷的氧化层 18、溅镀第一层金属 （1）薄膜的沉积方法根据其用途的不同而不同，厚度通常小于 1um 。 （2）真空蒸发法（ Evaporation Deposition ） （3）溅镀（ Sputtering Deposition ）
晶圆级封装WLP优势
晶圆级封装W L P优势 The Standardization Office was revised on the afternoon of December 13, 2020
晶圆级封装（WLP）优势 晶圆级封装（WLP）以BGA技术为基础，是一种经过改进和提高的CSP(芯片级封装)，充分体现了BGA、CSP的技术优势。它具有许多独特的优点。 晶圆级封装（Wafer Level Package，WLP）采用传统的IC工艺一次性完成后道几乎所有的步骤，包括装片、电连接、封装、测试、老化，所有过程均在晶圆加工过程中完成，之后再划片，划完的单个芯片即是已经封装好的成品；然后利用该芯片成品上的焊球阵列，倒装焊到PCB板上实现组装。WLP的封装面积与芯片面积比为1：1，而且标准工艺封装成本低，便于晶圆级测试和老化。 晶圆级封装以BGA技术为基础，是一种经过改进和提高的CSP，充分体现了BGA、CSP的技术优势。它具有许多独特的优点： （1）封装加工效率高，它以晶圆形式的批量生产工艺进行制造； （2）具有倒装芯片封装的优点，即轻、薄、短、小； 图5 WLP的尺寸优势 （3）晶圆级封装生产设施费用低，可充分利用晶圆的制造设备，无须投资另建封装生产线； （4）晶圆级封装的芯片设计和封装设计可以统一考虑、同时进行，这将提高设计效率，减少设计费用； （5）晶圆级封装从芯片制造、封装到产品发往用户的整个过程中，中间环节大大减少，周期缩短很多，这必将导致成本的降低；
（6）晶圆级封装的成本与每个晶圆上的芯片数量密切相关，晶圆上的芯片数越多，晶圆级封装的成本也越低。晶圆级封装是尺寸最小的低成本封装。晶圆级封装技术是真正意义上的批量生产芯片封装技术。 WLP的优势在于它是一种适用于更小型集成电路的芯片级封装（CSP）技术，由于在晶圆级采用并行封装和电子测试技术，在提高产量的同时显著减少芯片面积。由于在晶圆级采用并行操作进行芯片连接，因此可以大大降低每个I/O 的成本。此外，采用简化的晶圆级测试程序将会进一步降低成本。利用晶圆级封装可以在晶圆级实现芯片的封装与测试。
系统级封装(Sip)问题的研究
系统级封装（Sip）问题的研究 1优势 1.1较短的开发时间 系统级封装产品研制开发的周期比较短，市场响应时间比较快。 全新的SoC需要耗费大量的时间和金钱，许多产品(特别是消费类产品)不堪重负。例如，某些SoC的上市时间长达18个月，而SiP可以将该时间削减50%或更短。 1.2满足小型化需求，缩短互联距离 将原本各自独立的封装元件改成以SiP技术整合，便能缩小封装体积以节省空间，并缩短元件间的连接线路而使电阻降低，提升电性效果，最终呈现微小封装体取代大片电路载板的优势，又仍可维持各别晶片原有功能。 系统级封装可以使多个封装合而为一， 从而显着减小封装体积、重量，减少I／O引脚数，缩短元件之间的连线，有效传输信号。SiP可以将微处理器、存储器(如EPROM和DRAM)、FPGA、电阻器、电容和电感器合并在一个容纳多达四或五个芯片的封装中。与传统的IC封装相比，通常最多可节约80%的资源，并将重量降低90%。 通过垂直集成，SiP也可以缩短互连距离。这样可以缩短信号延迟时间、降低噪音并减少电容效应，使信号速度更快。功率消耗也较低。 1.3节约成本 系统级封装减少了产品封装层次和工序，因此相应地降低了生产制造成本，提高了产品可靠性。虽然就单一产品而言封装制造成本相对较高。但从产业链整合、运营及产品销售的角度来看，SiP产品开发时间大幅缩短，而且通过封装产品的高度整合可减少印刷电路板尺寸及层数，降低整体材料成本，有效减少终端产品的制造和运行成本，提高了生产效率 1.4能实现多功能集成 系统级封装可以集成不同工艺类型的芯片，如模拟、数字和RF等功能芯片，很容易地在单一封装结构内实现混合信号的集成化。 1.5满足产品需求 第一，要求产品在精致的封装中具有更高的性能、更长的电池寿命和不断提高的存储器密度；第二要求降低成本并简化产品 因SiP是将相关电路以封装体完整包覆，因此可增加电路载板的抗化学腐蚀与抗应力（Anti-stress）能力，可提高产品整体可靠性，对产品寿命亦能提升。 SiP设计具有良好的电磁干扰抑制效果，对系统整合客户而言可减少抗电磁干扰方面的工作 2劣势 2.1晶片薄化
晶圆制造工艺流程
晶圆制造工艺流程 Revised as of 23 November 2020
晶圆制造工艺流程 1、表面清洗 2、初次氧化 3、 CVD(Chemical Vapor deposition) 法沉积一层 Si3N4 (Hot CVD 或 LPCVD) 。（1）常压 CVD (Normal Pressure CVD) （2）低压 CVD (Low Pressure CVD) （3）热 CVD (Hot CVD)/(thermal CVD) （4）电浆增强 CVD (Plasma Enhanced CVD) （5）MOCVD (Metal Organic CVD) & 分子磊晶成长 (Molecular Beam Epitaxy) （6）外延生长法 (LPE) 4、涂敷光刻胶 （1）光刻胶的涂敷 （2）预烘 (pre bake) （3）曝光 （4）显影 （5）后烘 (post bake) （6）腐蚀 (etching)
（7）光刻胶的去除 5、此处用干法氧化法将氮化硅去除 6 、离子布植将硼离子 (B+3) 透过 SiO2 膜注入衬底，形成 P 型阱 7、去除光刻胶，放高温炉中进行退火处理 8、用热磷酸去除氮化硅层，掺杂磷 (P+5) 离子，形成 N 型阱 9、退火处理，然后用 HF 去除 SiO2 层 10、干法氧化法生成一层 SiO2 层，然后 LPCVD 沉积一层氮化硅 11、利用光刻技术和离子刻蚀技术，保留下栅隔离层上面的氮化硅层 12、湿法氧化，生长未有氮化硅保护的 SiO2 层，形成 PN 之间的隔离区 13、热磷酸去除氮化硅，然后用 HF 溶液去除栅隔离层位置的 SiO2 ，并重新生成品质更好的 SiO2 薄膜 , 作为栅极氧化层。 14、LPCVD 沉积多晶硅层，然后涂敷光阻进行光刻，以及等离子蚀刻技术，栅极结构，并氧化生成 SiO2 保护层。 15、表面涂敷光阻，去除 P 阱区的光阻，注入砷 (As) 离子，形成 NMOS 的源漏极。用同样的方法，在 N 阱区，注入 B 离子形成 PMOS 的源漏极。 16、利用 PECVD 沉积一层无掺杂氧化层，保护元件，并进行退火处理。 17、沉积掺杂硼磷的氧化层 18、溅镀第一层金属 （1）薄膜的沉积方法根据其用途的不同而不同，厚度通常小于 1um 。 （2）真空蒸发法（ Evaporation Deposition ）
晶圆级封装(WLP)优势
晶圆级封装（WLP）优势 晶圆级封装（WLP）以BGA技术为基础，是一种经过改进和提高的CSP(芯片级封装)，充分体现了BGA、CSP的技术优势。它具有许多独特的优点。 晶圆级封装（Wafer Level Package，WLP）采用传统的IC工艺一次性完成后道几乎所有的步骤，包括装片、电连接、封装、测试、老化，所有过程均在晶圆加工过程中完成，之后再划片，划完的单个芯片即是已经封装好的成品；然后利用该芯片成品上的焊球阵列，倒装焊到PCB板上实现组装。WLP的封装面积与芯片面积比为1：1，而且标准工艺封装成本低，便于晶圆级测试和老化。 晶圆级封装以BGA技术为基础，是一种经过改进和提高的CSP，充分体现了BGA、CSP的技术优势。它具有许多独特的优点： （1）封装加工效率高，它以晶圆形式的批量生产工艺进行制造； （2）具有倒装芯片封装的优点，即轻、薄、短、小； 图5 WLP的尺寸优势 （3）晶圆级封装生产设施费用低，可充分利用晶圆的制造设备，无须投资另建封装生产线； （4）晶圆级封装的芯片设计和封装设计可以统一考虑、同时进行，这将提高设计效率，减少设计费用； （5）晶圆级封装从芯片制造、封装到产品发往用户的整个过程中，中间环节大大减少，周期缩短很多，这必将导致成本的降低；
（6）晶圆级封装的成本与每个晶圆上的芯片数量密切相关，晶圆上的芯片数越多，晶圆级封装的成本也越低。晶圆级封装是尺寸最小的低成本封装。晶圆级封装技术是真正意义上的批量生产芯片封装技术。 WLP的优势在于它是一种适用于更小型集成电路的芯片级封装（CSP）技术，由于在晶圆级采用并行封装和电子测试技术，在提高产量的同时显著减少芯片面积。由于在晶圆级采用并行操作进行芯片连接，因此可以大大降低每个I/O的成本。此外，采用简化的晶圆级测试程序将会进一步降低成本。利用晶圆级封装可以在晶圆级实现芯片的封装与测试。 （注：文档可能无法思考全面，请浏览后下载，供参考。可复制、编制，期待你的好评与关注）
微波毫米波系统级封装中键合线建模
微波毫米波系统级封装中键合线建模 孙一超胡静钱学军 摘要：在系统级封装中，存在微波及高速电路，如果没有考虑互连线对电路性能的影响，可能会导致最终的电路不能满足设计要求。本文利用3维电磁场仿真软件HFSS分析单根键合线的电磁特性，建立单根键合线的电路模型，并研究不同参数下键合线在电磁特性方面的区别。 关键词：键合线HFSS 等效电路 Bond-Wire Modeling in Microwave Millimeter Wave System-Level Package Abstract: Without considering the influence of the interconnection line on the electric circuit performance in system-level package, the final electric circuit may not to be able to satisfy the design requirements for the existence of microwave and high-speed circuit. In this paper,the 3D electromagnetic analysis software HFSS was used to analyse the simple and the circuit model was build for the microwave Characteristics of the bond-wire in with different parameters. Keyword: Bond-Wire HFSS Equivalent Circuit 1.引言 随着科技水平的不断提高，无论是军用还是民用通信系统的功能都变得日益强大，随之电路结构也变得日益复杂，电路的规模、体积也不断增大。通常，电路的体积庞大会限制其应用，为此，自上世纪90年代以来，能将微处理器、存
晶圆级封装技术的发展现状
晶圆级封装技术的发展现状 2016-04-18 12:36来源：内江洛伯尔材料科技有限公司作者：研发部 晶圆级封装随着IC芯片技术的发展，芯片封装技术也不断达到新的水平，目前已可在单芯片上实现系统的集成。 在众多的新型封装技术中，晶圆级封装技术最具创新性、最受世人瞩目，是封装技术取得革命性突破的标志。晶圆级封装技术的构思是在整片晶圆上进行CSP封装技术的制造，也就是在晶圆级基本完成了大部分的封装工作。因此，晶圆级封装结构，则可省略覆晶技术点胶的步骤，目前可采用弹性体或是类弹性体来抵消应力，而这些弹性体的制程，可在整片晶圆上完成，因此省去了对一个个组件分别点胶的复杂制程。方形晶圆封装技术的设计理念，首先为增加组件与底材之间的距离，亦即选用更大的锡铅焊料球实现导电性，现有的晶圆级封装技术，采用重新布局技术来加大锡铅焊料球的间距，以达到加大锡铅焊料球体积的需求，进而降低并承受由基板与组件之间热膨胀差异而产生的应力，提高组件的可靠性。 晶圆级封装和晶圆级芯片尺寸封装（WLCSP）是同一概念，它是芯片尺寸封装的一个突破性进展，表示的是一类电路封装完成后仍以晶圆形式存在的封装，其流行的主要原因是它可将封装尺寸减小到和IC芯片一样大小以及其加工的成本低，晶圆级封装目前正以惊人的速度增长，其平均年增长率（CAGR）可达210%，推动这种增长的器件主要是集成电路、无源组件、高性能存储器和较少引脚数的器件。 目前有5种成熟的工艺技术可用于晶圆凸点，每种技术各有利弊。其中金线柱焊接凸点和电解或化学镀金焊接凸点主要用于引脚数较少的封装（一般少于40），应用领域包括玻璃覆晶封装（COG）、软膜覆晶封装（COF）和RF模块。由于这类技术材料成本高、工序时间长，因此不适合I/O引脚多的封装件。另一种技术是先置放焊料球，再对预成形的焊料球进行回流焊接，这种技术适用于引脚数多达300的封装件。目前用得最多的两种晶圆凸点工艺是电解或化学电镀焊料，以及使用高精度压印平台的焊膏印刷。 印刷焊膏的优点之一是设备投资少，这使很多晶圆凸点加工制造厂家都能进入该市场，为半导体制造厂家服务。随着WLP逐渐为商业市场所接受，全新的晶圆凸点专业加工服务需求持续迅速增长。的确，大多数晶圆凸点加工厂都以印刷功能为首要条件，并提供一项或多项其它技术。业界许多人士都认为焊膏印刷技术将主导多数晶圆凸点的应用。
系统级封装的基础研究项目申报书
项目名称：系统级封装的基础研究
一、研究内容 1．拟解决的关键科学问题 根据系统级封装技术的发展趋势，结合国内外研究现状，本项目围绕系统级封装的基础理论与基本方法，凝练出并将解决下述关键科学问题。 （1）复杂封装结构电磁场与热场一体化分析问题 由于电子系统的信号处理速度越来越高，高速信号波长与系统或其中的电路元器件的几何尺寸相当，系统级封装电特性的分析设计必须以微波电磁场理论为基础，要在三维多层复杂边界条件下求解麦克斯韦方程。另一方面，由于芯片与元件的高密度集成，系统级封装的热问题越来越严重，必须求解热扩散方程得到系统中温度分布并分析、解决各种热问题。在过去，芯片级特别是封装级电磁场、热场是分开求解的，系统的电、热特性独立进行分析处理。但事实上，热场分布与电磁场分布是相关联的，热源分布由电磁场分布决定，而热场分布又反作用于电磁场分布，形成一个相互耦合的过程直至达到平衡状态。从数学方程来看，表现在麦克斯韦方程中的介质本构参数ε、μ特别是导体的导电率σ为温度T的函数，而热扩散方程中的温度T又是电磁场的函数。因此针对系统级封装的特征，考虑电磁场、热场的耦合关系，进行电磁场、热场的一体化分析建模是一个必须解决的关键科学问题。 按照热力学统计物理的观点，系统级封装是包含几何参量、力学参量和电磁参量的复杂系统，是含空气和固态芯片的多元复相系，并且是一种多尺度的三维多层复杂结构，既要研究系统的热平衡状态，又要探讨系统的热非平衡状态，还且要考虑电磁场、热场的耦合关系，因此系统级封装的精确电磁场、热场一体化分析建模十分复杂，必须解决全波电磁场、热场一体化分析效率低与系统级封装结构复杂的矛盾。 在电磁场、热场一体化分析建模的基础上，要建立系统级封装三维结构的电、热和应力性能分析的参数化模型，对系统级封装的电信号、温度与热应力分布进行快速仿真。在仿真时必须综合考虑系统的分析效率、复杂结构以及等效模型的频率与温度色散效应等重要因素。 在上述建模仿真的基础上进一步解决系统级封装的信号完整性与热效应问题。系统级封装工作频率一般较高，芯片和元件种类多、集成密度大，系统三维多层结构复杂，因此由互连与封装结构高频电磁场效应引起的信号完整性问题，电源/接地开关噪声引起的电源完整性问题，元件与芯片之间的电磁兼容（EMC）、电磁干扰（EMI）问题将变得非常严重，这些问题的存在将降低系统的性能指标甚至使系统不能正常工作。同时由于系统级封装集成密度高，特别是随着三维芯片堆叠，功耗密度大大增加，系统温度也将升高，产生热效应问题。热效应问题包
晶圆传输机器人大臂的模态分析及其结构优化
第37卷?第7期?2015-07(下)? 【15】 收稿日期：2015-03-24 作者简介：刘劲松（1968 -），男，教授，博士，研究方向为高端半导体芯片制造装备和工业机器人应用系统集成等。 晶圆传输机器人大臂的模态分析及其结构优化 Modal analysis and structure optimization of wafer transfer robot's big arm 刘劲松，朱杨冰，邱进军 LIU Jin-song, ZHU Yang-bing, QIU Jin-jun （上海理工大学 机械工程学院，上海 200093） 摘 要：首先对晶圆传输机器人大臂进行实体建模，采用ANSYS之Mechanical APDL和Workbench对模 型进行有预应力的模态分析。然后，针对分析结果进行结构优化，并计算出较好尺寸的新大臂结构。最后，对新的大臂模型进行有预应力的模态分析。结果表明，新结构的WTR大臂性能更加优越，抗震性更好，更有利于晶圆快速、高效、平稳地传输。 关键词：晶圆传输机器人大臂；Mechanical APDL；Workbench；模态分析；结构优化中图分类号：TH122 文献标识码：A 文章编号：1009-0134(2015)07(下)-0015-04Doi：10.3969/j.issn.1009-0134.2015.07(下).05 0 引言 当今社会，作为电子信息产业核心的集成电路（Integrated Circuit, IC ）是一个前所未有的具有极强渗透力和旺盛生命力的战略新兴产业，与经济发展、社会进步、国防安全等息息相关[1]。而IC 制造装备是IC 产业发展的支柱，制造技术（工艺）的更新和更高性能的IC 制造装备的研制在整个IC 产业的发展中扮演着技术先导的角色，世界IC 装备产业已成为IC 产业的驱动力和重要组成部分[2]。晶圆传输系统是IC 制造装备中必不可少的基本构成，其中的晶圆传输机器人（Wafer Transfer Robot, WTR ）是晶圆传输系统的关键部件之一，负责在不同工位之间按工序快速、高效、平稳地搬运晶圆。 晶圆传输机器人的工作性能直接影响到晶圆的制造质量和生产效率[3]。晶圆传输机器人的大臂是其核心；由于晶圆属于易损易碎产品，故控制其振动非常重要。因此，对晶圆传输机器人大臂的结构进行动态特性分析很有必要。对于振动情况，需用模态分析来确定结构的振动特性，获得固有频率和振型。为了避免发生共振，以便更好地传输晶圆，需要将WTR 大臂的固有频率提高。WTR 在传输晶圆的过程中，大臂在突然加减速时易产生本体振动问题，容易导致晶圆从末端执行器上脱落，因此对大臂进行模态分析，掌握大臂的固有频率和振型，对WTR 大臂的研究具有重要意义。 晶圆传输机器人主要有平面关节型（SCARA ）和径向直线型（R-θ）两种[4]。R-θ型晶圆传输机器人共有3个自由度：R 向直线运动，θ向旋转运动，Z 向升降运动。在其运动过程中，末端执行器始终指向机器人轴心，相对机器人轴线做变速直线运动。R-θ型晶圆传输机器人模型如图1所示。 R-θ型晶圆传输机器人的水平部分包括大臂、小臂和末端执行器，如图2所示。由于小臂的两端半圆的直径一样大，在结构上是很难再进行优化的。所以，本文是对WTR 大臂（特指WTR 机械手水平部分之一的大臂 的框架结构）的结构进行模态分析及其优化。 图1 R-θ型WTR 模型 图2 R-θ型WTR 水平部分 1 模态分析之理论基础 模态分析是研究机械结构动力学特性、振动分析和动态优化设计的常用方法[5]。振动模态是机械结构固有的、整体的特性。通过模态分析方法能确定结构物在某一易受影响的频率范围内的各阶主要模态的特性，就可以预言机构在此频段内在外部或内部各种振源作用下产生的实际振动响应。由机械振动理论可知，多自由度弹性系统的振动微分方程为： [6] (1) 式中：M 、C 、K 为系统的质量矩阵、阻尼矩阵和 刚度矩阵； 为系统的加速度向量、速度向量 和位移向量； 为系统的激振力向量。 当系统无外部激振力的时候，系统变为自由振动状
三维封装技术创新发展
三维封装技术创新发展（2020年版） 先进封测环节将扮演越来越重要的角色。如何把环环相扣的芯片技术链系统整合到一起，才是未来发展的重心。有了先进封装技术，与芯片设计和制造紧密配合，半导体世界将会开创一片新天地。 从半导体发展趋势和微电子产品系统层面来看，先进封测环节将扮演越来越重要的角色。如何把环环相扣的芯片技术链系统整合到一起，才是未来发展的重心。有了先进封装技术，与芯片设计和制造紧密配合，半导体世界将会开创一片新天地。现在需要让跑龙套三十年的封装技术走到舞台中央。
日前，厦门大学特聘教授、云天半导体创始人于大全博士在直播节目中指出，随着摩尔定律发展趋缓，通过先进封装技术来满足系统微型化、多功能化成为集成电路产业发展的新的引擎。在人工智能、自动驾驶、5G网络、物联网等新兴产业的加持下，使得三维（3D）集成先进封装的需求越来越强烈，发展迅猛。 一、先进封装发展背景 封装技术伴随集成电路发明应运而生，主要功能是完成电源分配、信号分配、散热和保护。伴随着芯片技术的发展，封装技术不断革新。封装互连密度不断提高，封装厚度不断减小，三维封装、系统封装手段不断演进。随着集成电路应用多元化，智能手机、物联网、汽车电子、高性能计算、5G、人工智能等新兴领域对先进封装提出更高要求，封装技术发展迅速，创新技术不断出现。 于大全博士在分享中也指出，之前由于集成电路技术按照摩尔定律飞速发展，封装技术跟随发展。高性能芯片需要高性能封装技术。进入2010年后，中道封装技术出现，例如晶圆级封装（WLP，Wafer Level Package）、硅通孔技术（TSV，Through Silicon Via）、2.5D Interposer、3DIC、Fan-Out 等技术的产业化，极大地提升了先进封装技术水平。 当前，随着摩尔定律趋缓，封装技术重要性凸显，成为电子产品小型化、多功能化、降低功耗，提高带宽的重要手段。先进封装向着系统集成、高速、高频、三维方向发展。