HDB3编解码器的设计

东北石油大学课程设计

2010年12月24日

东北石油大学课程设计任务书

课程通信综合课程设计

题目HDB3编码器设计

专业通信工程姓名祁庆男学号070602140117

主要内容

利用EDA实现HDB3编码器，通过Quartus Ⅱ软件模拟实现HDB3码的相应功能，系统应具有而且具有软件开发周期短，成本低，执行速度高，实时性强，升级方便等特点。

基本要求

实现HDB3编码器，消除NRZ码的直流成分，具有时钟恢复和抗干扰性能，且适合于长距离信道传输。同时，本系统应具有一定的检错能力，当数据序列用HDB3码传输时，若传输过程中出现单个误码，其极性交替变化规律将受到破坏，因而在接收端根据HDB3码这一独特规律特性，可检出错误并纠正错误，同时HDB3码方便提取位定时信息。

参考资料

[1]樊昌信，曹丽娜.通信原理[M].北京：国防工业出版社，2006.

[2]郑君里，应启珩，杨为理.信号与系统[M].北京：高等教育出版社，2001.

完成期限2010、11、1—2010、12、24

指导教师

专业负责人

2010年11 月1日

目录

1.设计要求 (1)

2. HDB3码编码工作原理 (1)

2.1 HDB3码的编码规则 (1)

2.2编码设计思想 (2)

3. 基于Quartus II软件的HDB3码编码器的设计 (2)

3.1插“V”模块的实现 (3)

3.2插“B”模块 (5)

3.3单极性变双极性的实现 (7)

4. Quartus Ⅱ软件介绍 (8)

4.1 Quartus Ⅱ软件的发展 (8)

4.2 Quartus Ⅱ的VHDL语言的软件操作流程 (9)

4.3 Quartus Ⅱ的VHDL语言的软件操作流程 (9)

5. 双极性变换的硬件电路 (10)

6. 总结 (10)

参考文献 (11)

1.设计要求

利用EDA实现HDB3编码器，通过Quartus Ⅱ软件模拟实现HDB3码的相应功能，系统应具有而且具有软件开发周期短，成本低，执行速度高，实时性强，升级方便等特点。

HDB3码是数字基带通信系统中重要组成部分之一，因其具有无直流成份，检错能力强，具有时钟恢复性能等优点，成为ITU推荐使用的基带传输码型之一。首先介绍HDB3编码的原理和方法，提出一种基于EDA技术实现的HDB3编码器的方法。

HDB3码编译码器的实现有多种途径，常用的解决方案是应用专用的HDB3收发芯片，如选用专用E1收发芯片DS2153Q和单片机实现该码制的转换功能。本文提供一种利用现代EDA技术，以ACEX系列FPGA芯片EPlK10为硬件平台，以Quartus II为软件平台，以VHDL，为开发工具，适合于FPGA实现的HDB3编码器的设计方案。

2. HDB3码编码工作原理

2.1 HDB3码的编码规则

要了解HDB3码的编码规则，首先要知道AMI码的构成规则，AMI码就是把单极性脉冲序列中相邻的“1”码(即正脉冲)变为极性交替的正、负脉冲。将“0”码保持不变，把“1”码变为+1、-1交替的脉冲。如：

NRZ码：10000100001100001 1

AMI码：-10 000 +10000-1 +10000-1 +1

HDB3码是AMI码的改进型，称为三阶高密度双极性码，它克服了AMI码的长连0串现象。HDB3码的编码规则为先检查消息代码(二进制)的连0串，若没有4个或4个以上连0串，则按照AMI码的编码规则对消息代码进行编码；若出现4个或4个以上连0串，则将每4个连0小段的第4个0变换成与前一非0符号(+1或-1)同极性的V符号，同时保证相邻V符号的极性交替(即+1记为+V，-1记为-V)；接着检查相邻V符号间非 0符号的个数是否为偶数，若为偶，则将当前的V符号的前一非0符号后的第1个0变为+B或-B符号，且B的极性与前一非0符号的极性相反，并使后面的非0 符号从V符号开始再交替变化。

例：NRZ码： 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1插V： 1 0 0 0 V 1 0 0 0 V 1 1 0 0 0 v 1 1

插B：+1 0 0 0 +V-1 0 0 0 –V +1 -1 +B 0 0 +V -1 +1

2.2编码设计思想

由于CPLD 不能处理负电平，只能面向“1”、“0’’两种状态，所以要对它的输出进行编码。编码的实现是根据HDB3 编码原理把二进制码编码成两路单极性的码字输出，之后经过单双变换模块形成HDB3码，设计中的大部分工作可采用VHDL语言描述实现，仅单双变换模块由于采用模拟器件CD4052 实现，所以只能以外接电路实现。本文主要涉及用VHDL 语言描述HDB3 码编译码器的逻辑功能。在编码过程中，要经过连0 检测、破坏节判断、破坏节间“1”的个数判断、调整“1”的符号输出等步骤。由HDB3 编码规则，当NRZ 码中出现4 连“0”串时，第4 个“0”用破坏符号“V”来代替，并且连续两个“V”之间如果有偶数个“1”时，要把最后一小段的第一个“0”变为“B”。为了在单双极性变换时便于分辨出“V”标志和“B”标志，所以用“00”来标识“0”，用“10”标识“-1”，用“11”来标识“+1”。

如果直接将要进行编码的数据按上述编码原则先转换成AMI码，然后进行加v码，加B码操作，会发现转化成AMI码时有一个“+1”“一1”码极性形成的过程，而在加B码操作之后，非零码元相应极性还有可能进行反转，因此有两个信号极性产生的过程。

分析HDB3的编码结果：V码的极性是正负交替的，余下的1码和B码看成为一体也是正负交替的，同时满足V码的极性与前面的非零码极性一致。由此产生了利用FPGA进行HDB3码编码的思路：先进行加V码，加B码操作，在此过程中，暂不考虑其极性，然后将V码，1码和B码分成两组，分别进行极性变换来一次实现。这样可以提高系统的效率，同时减小系统延时。

HDB3编码器的数字电路部分由三个模块组成：V码产生单元(v Gen)，B码产生单元(B Gen)，单极性一双极性转换单元(single2double)。

3. 基于Quartus II软件的HDB3码编码器的设计

图1 HDB3编码实现流程

3.1插“V”模块的实现

CASE codein IS

WHEN '1'=>codeoutv<="01";

count0<=0

WHEN '0'=>

IF(count0=3) THEN

codeoutv<="11";

count0<=0;

ELSE

count0<=count0+1;

codeoutv<="00";

END IF;

WHEN OTHERS=>

codeoutv<="00";

count0<=count0;

END CASE;

END IF;

END IF;

AND PROCESS add_v;

经插v后仿真波形如下：

图3 插V仿真波形

从仿真波形可以看出当出现四个连0串的时候，把第四个“0”变换成符号“V”，用“11”标识。“1”用“01”标识，“0”用“00”。

3.2插“B”模块

程序如下：

s0(0)<=codeoutv(0);

s1(0)<=codeoutv(1);

ds11:DFF PORT MAP(s1(0),clk,s1(1)); ds01:DFF PORT MAP(s0(0),clk,s0(1));

ds12:DFF PORT MAP(s1(1),clk,s1(2)); ds02:DFF PORT MAP(s0(1),clk,s0(2)); ds13:DFF PORT MAP(s1(2),clk,s1(3)); ds03:DFF PORT MAP(s0(2),clk,s0(3)); ds14:DFF PORT MAP(s1(3),clk,s1(4)); ds04:DFF PORT MAP(s0(3),clk,s0(4)); ds15:DFF PORT MAP(s1(4),clk,s1(5)); ds05:DFF PORT MAP(s0(4),clk,s0(5)); bclk:clkb<=NOT clk;

add_b:PROCESS(clkb);

BEGIN

IF(RISING_EDGE(clkb)) THEN

IF(codeoutv="11") THEN

IF(firstv=0) THEN

count1<=0;

firstv<=1;

s1(4)<=s1(3);

s0(4)<=s0(3);

ELSE

IF(count1=0) THEN

s1(4)<='1';

s0(4)<='0';

count1<=0;

ELSE

s1(4)<=s1(3);

s0(4)<=s0(3);

count1<=0;

END IF;

END IF;

ELSIF(codeoutv="01") THEN

count1<=count1+1;

s1(4)<=s1(3);

s0(4)<=s0(3);

ELSE

s1(4)<=s1(3);

s0(4)<=s0(3);

count1<=count1;

END IF;

END IF;

END PROCESS add_b;

codeoutb<=s1(4)&s0(4);

其仿真波形如下：

图5 插B波形图

由仿真波形可以分析出由输出端用“11”表示符号“V”，“01”表示“1”码，“00”表示“0”码，“10”表示符号“B”

3.3单极性变双极性的实现

根据编码规则，“B”符号的极性与前一非零符号相反，“V”极性符号与前一非零符号一致。因此，可对“V”单独进行极性变换(“V”已经由“11”标识，相邻“V”的极性是正负交替的)，余下的“1”和“B”看成一体进行正负交替，从而完成HDB3的编码。

因为经过插“B”模块后，“V”、“B”、“1”已经分别用双相码“11”、“10”、“01”标识。“0”用“00”标识。而在实际应用中，CPLD或FPGA端口的输出电压只有正极性电压，且在波形仿真中也只有“+1”和“0”，而无法识别“-1”。所以要得到所需HDB3编码的结果，需定义“00”、“01”、“10”来分别表示“0”、“-1”、“+1”。可将插“B”模块后输出的“00”、“01”、“10”、“11”组合转换为“00”、“01”、“10”组合。

最终输出波形如下：

图6 单极性变双极性实现波形1

图7 单极性变双极性实现波形2

最终结果分析：从仿真波形中可以看出非归零码转化成三阶高密度双极性码，除了连“0”现象，可以消除直流成分。

4. Quartus Ⅱ软件介绍

4.1 Quartus Ⅱ软件的发展

Quartus II是Altera公司在21世纪初推出的CPLD/FPGA集成开发环境，它是该公司前一代CPLD/FPGA集成开发环境MAX+PUS II的更新换代产品。Quartus II提供了一种与结构无关的设计环境，其界面使设计者能方便地进行设计输入、快速处理和器件编程。Quartus II还包含许多十分有用的参数化的模块库，它们是复杂或高级系统构建的重要组成部分。Quartus II加强了网络功能，它具有最新的Internet技术，设计人员可以直接通过Internet获得Altera的技术支持。Quartus Ⅱ提供了完全集成且与电路结构无关的开发环境，具有数字逻辑设计的全部特性。

Quartus Ⅱ设计软件提供完整的多平台设计环境，可以很轻松地满足特定设计的需要。它是可编程片上系统(SOPC 设计的综合性环境，拥有FPGA和CPLD

设计的所有阶段的解决方案。与其它EDA 软件相比较Quartus Ⅱ软件的特点主要包括：

可利用原理图、结构框图、V erilog HDL、AHDL 和VHDL 完成电路描述。

芯片(电路)平面布局连线编辑。

LogicLock 增量设计方法,用户可建立并优化系统,然后添加对原始系统的性能影响较小或无影响的后续模块。

功能强大的逻辑综合工具。

完备的电路功能仿真与时序逻辑分析。

定时/时序分析与关键路径延时分析。

可使用SignalTap Ⅱ逻辑分析工具进行嵌入式的逻辑分析。

支持软件源文件的添加和创建,并将它们链接起来生成编程文件。

使用组合编译方式可一次完成整体设计流程。

高效的期间编程与验证工具。

可读入标准的EDIF 网表文件、VHDL 网表文件和V erilog 网表文件。

能生成第三方EDA 软件使用的VHDL 网表文件和V erilog 网表文件。

4.2 Quartus Ⅱ的VHDL语言的软件操作流程

VHDL语言是一种标准化的硬件描述语言，它自身必然有很多其他硬件描述语言所不具备的优点：（1）VHDL语言功能强大，设计方式多样。（2）VHDL语言具有强大的硬件描述能力。（3）VHDL语言具有很强的移植能力。（4）VHDL 语言的设计描述与期间无关。（5）VHDL语言程序易于共享和复用。

虽然VHDL语言具有很多其他硬件描述语言所不具备的优点，但是它也并不是一种完全理想的硬件描述语言。它也具有一些自身的缺点，或者说VHDL语言还有一些需要不断完善的地方：（1D）VHL语言有时不能准确地描述硬件电路。（2）VHDL语言的系统级抽象描述能力较差。（3）VHDL语言不能描述模拟电路。

作为一种标准化的硬件描述语言，VHDL语言描述硬件电路时具有一定的流程可以遵循。对于设计人员来说，掌握VHDL语言的开发流程图和开发步骤具有重要的指导作用。

4.3 Quartus Ⅱ的VHDL语言的软件操作流程

操作流程分为四个较大的过程：输入、编译、仿真和下载。

输入：本次课程设计采用VHDL语言输入方式。

编译：在输入完毕并保存文件后，建立合适的工程项目文件，执行Compilation 编译命令，即可由Quartus Ⅱ软件自动产生输出波形。

仿真：在建立时序波形文件，给定输入信号波形并保存后，方可执行Simulation仿真命令，即可由Quartus Ⅱ自动产生输出波形。

下载：先建立输入/输出端子与实际芯片的对应关系，即引脚锁定，并重新编译，产生“.scf”文件，在执行Programmer命令前还要将实验箱硬件电路连接好，这是下载的先决条件。

5. 双极性变换的硬件电路

将上述的程序下载到可编程器件中，产生的编码结果是单极性双电平信号。此信号还不是真正意义上的HDB3码，需要将上述编码转换成“+1”、“-1”、“0”的多电平变化波形，而此工作单纯依靠数字电路是无法完成的。比较直接的方式，就是利用编码结果，控制多路模拟选择开关来实现，如利用双4选一的多路模拟选择开关CD4052

如图6所示是利用多路模拟选择开关CD4052实现电平转换的电路连接图，图8中HDB3_out即为最终形成的标准HDB3码流。

图8 模拟选择开关电路图

6.总结

本系统基本上达到了设计要求所述的HDB3码编码器的基本功能。模拟检测表明，运用EDA来实现NRz码到HDB3码的转换比采用专用集成电路不仅给调

试带来了方便，克服了分立硬件电路带来的抗干扰差和不易调整等缺陷，而且具有软件开发周期短，成本低，执行速度高，实时性强，升级方便等特点。而且可以把该电路和它的解码电路及其他功能电路集成在同一块FPGA芯片中，减少了外接元件的数目，提高了集成度，而且有很大的编程灵活性，很强的移植性。

但是在设计中，程序较复杂，电路设计不是很简洁，系统调试比较繁琐，且在运用Quartus软件过程中有些不熟练等，整体系统的布局不够合理，在以后的设计中会加以改进。

参考文献

[1] 樊昌信，曹丽娜.通信原理[M].北京：国防工业出版社，2006.

[2] 郑君里，应启珩，杨为理.信号与系统[M].北京：高等教育出版社，2001.

[3] 杨宏远，李伟基. QuartusⅡ语言编程案例[M].北京：机械工业出版社，2003.

[4] 李世奇.EDA教程[M].北京：高等教育出版社，2005.

[5] 乐正友.信号与系统[M].北京：清华大学出版社，2007.

东北石油大学课程设计成绩评价表

指导教师：2010年12月25日

数据结构哈夫曼编码译码器课程设计报告

JAVA语言实验报告 学院计算机工程学院班级计算1013 姓名佐伊伦学号 201081xxxx 成绩指导老师 xxxx 2012年09月03日

目录 目录 (1) 1 课程设计的目的和意义 (2) 2 需求分析 (3) 3 系统（项目）设计 (5) ①设计思路及方案 (5) ②模块的设计及介绍 (5) ③主要模块程序流程图 (8) 4 系统实现 (11) ①主调函数 (12) ②建立HuffmanTree (12) ③生成Huffman编码并写入文件 (15) ④电文译码 (16) 5 系统调试 (17) 参考文献 (21) 附录源程序 (22)

1 课程设计的目的和意义 在当今信息爆炸时代，如何采用有效的数据压缩技术来节省数据文件的存储空间和计算机网络的传送时间已越来越引起人们的重视。哈夫曼编码正是一种应用广泛且非常有效的数据压缩技术。 哈夫曼编码的应用很广泛，利用哈夫曼树求得的用于通信的二进制编码称为哈夫曼编码。树中从根到每个叶子都有一条路径，对路径上的各分支约定：指向左子树的分支表示“0”码，指向右子树的分支表示“1”码，取每条路径上的“0”或“1”的序列作为和各个对应的字符的编码，这就是哈夫曼编码。 通常我们把数据压缩的过程称为编码，解压缩的过程称为解码。电报通信是传递文字的二进制码形式的字符串。但在信息传递时，总希望总长度尽可能最短，即采用最短码。 作为信息管理专业的学生，我们应该很好的掌握这门技术。在课堂上，我们能过学到许多的理论知识，但我们很少有过自己动手实践的机会！课程设计就是为解决这个问题提供了一个平台。 在课程设计过程中，我们每个人选择一个课题，认真研究，根据课堂讲授内容，借助书本，自己动手实践。这样不但有助于我们消化课堂所讲解的内容，还可以增强我们的独立思考能力和动手能力；通过编写实验代码和调试运行，我们可以逐步积累调试C程序的经验并逐渐培养我们的编程能力、用计算机解决实际问题的能力。 在课程设计过程中，我们不但有自己的独立思考，还借助各种参考文献来帮助我们完成系统。更为重要的是，我们同学之间加强了交流，在对问题的认识方面可以交换不同的意见。同时，师生之间的互动也随之改善，我们可以通过具体的实例来从老师那学到更多的实用的知识。 数据结构课程具有比较强的理论性，同时也具有较强的可应用性和实践性。课程设计是一个重要的教学环节。我们在一般情况下都能够重视实验环节，但是容易忽略实验的总结，忽略实验报告的撰写。通过这次实验让我们明白：作为一名大学生必须严格训练分析总结能力、书面表达能力。需要逐步培养书写科学实验报告以及科技论文的能力。只有这样，我们的综合素质才会有好的提高。

译码器实验报告

译码器实验报告 实验三译码器及其应用 一、实验目的 1、掌握译码器的测试方法。 2、了解中规模集成译码器的功能，管脚分布，掌握其逻辑功能。 3、掌握用译码器构成 组合电路的方法。4、学习译码器的扩展。 二、实验仪器 1、数字逻辑电路实验板1块 2、74hc138 3-8线译码器2片 3、74hc20 双4输入与非 门1片 三、实验原理 1、中规模集成译码器74hc138 74hc138是集成3线－8线译码器，

在数字系统中应用比较广泛。图3－1是其引脚排列。其中a2 、a1 、a0 为地址输入端，0y～7y为译码输出端，s1、2s 、3s 为使能端。74hc138真值表如下：74hc138引脚图为：74hc138工作原理为：当s1=1，s2+s3=0时，电路完成译码功能，输出低电平有效。其 中： 2、译码器应用 因为74hc138 三-八线译码器的输出包括了三变量数字信号的全部八种组合，每一个输出端表示一个最小项，因此可以利用八条输出线组合构成三变量的任意组合电路。 四、实验内容 1、译码器74hc138 逻辑功能测试（1）控制端功能测试测试电路如图：按上表所示条件输入开关状态。观察并记录译码器输出状态。led指示灯亮为0，灯不 亮为1。

（2）逻辑功能测试 将译码器使能端s1、2s 、3s 及地址端a2、a1、a0 分别接至逻辑电平开关输出口，八个输出端y7 ?????y0依次连接在逻辑电平显示器的八个输入口上，拨动逻辑电平开关，按 下表逐项测试74hc138的逻辑功能。 2、用74hc138实现逻辑函数y=ab+bc+ca 如果设a2=a，a1=b，a0=c，则函数y 的逻辑图如上所示。用74hc138和74hc20各一块 在实验箱上连接下图线路。并将测试结果下面的记录表中。 3、用两个3线-8线译码器构成4线-16线译码器。利用使能端能方便地将两个3/8译码器组合成一个4/16译码器，如下图所示。 五、实验结果记录：2、74hc138实现逻辑函数y=ab+bc+ca，实验结果记录： 六、实验注意事项

EDA设计38译码器

E D A设计38译码器-CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIAN

班级：通信13-3班 姓名：王亚飞 学号： 18 指导教师： 成绩： 电子与信息工程学院 信息与通信工程系

摘要 EDA技术是以微电子技术为物理层面，现代电子设计技术为灵魂，计算机软件技术为手段，最终形成集成电子系统或专用集成电路ASIC为目的的一门新兴技术。而VHDL语言是硬件描述语言之一，其广泛应用性和结构的完整性使其成为硬件描述语言的代表。随着社会经济和科技的发展，越来越多的电子产品涌如我们的日常生活当中，在日常生活中译码器起着不可忽视的作用。本设计就是运用VHDL语言设计的3-8译码器。3-8译码器电路的输入变量有三个即D0，D1，D2，输出变量有八个Y0-Y7，对输入变量D0，D1，D2译码，就能确定输出端Y0-Y7的输出端变为有效（低电平），从而达到译码目的。 关键词：EDA；3-8译码器

1实验目的 1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。 2、初步掌握VHDL语言的常用语句。 3、掌握VHDL语言的基本语句及文本输入的EDA设计方法。 2实验背景 VHDL的简介 VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。但是，由于它在一定程度上满足了当时的设计需求，于是他在1987年成为A I/IEEE的标准（IEEE STD 1076-1987）。1993年更进一步修订，变得更加完备，成为A I/IEEE的A I/IEEE STD 1076-1993标准。目前，大多数的CAD厂商出品的EDA软件都兼容了这种标准。VHDL 的英文全写是：VHSIC（Very High eed Integrated Circuit） Hardware Descriptiong Language.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。 VHDL语言的特点 VHDL是一种用普通文本形式设计数字系统的硬件描述语言，主要用于描述数字系统的结构、行为、功能和接口，可以在任何文字处理软件环境中编辑。除了含有许多具有硬件特征的语句外，其形式、描述风格及语法十分类似于计算机高级语言。VHDL程序将一项工程设计项目（或称设计实体）分成描述外部端口信号的可视部分和描述端口信号之间逻辑关系的内部不可视部分，这种将设计项目分成内、外两个部分的概念是硬件描述语言（VHDL）的基本特征。

七段数码显示译码器设计

七段数码显示译码器设计 实验目的: 学习7段数码显示译码器设计，学习VHD啲多层次设计方法。 二、实验原理： 七段数码管由8个（a,b,c,d,e,f,g,dp ）按照一定位置排列的发光二极管构成, 通常采取共阴极或者共阳极的设计，将8个二极管的同一极接在一起，通过分别控制另外的8个电极的电平，使二极管导通（发光）或截止（不发光）。 七段数码显示译码器的功能就是根据需要显示的字符，输出能够控制七段数 码管显示出该字符的编码。 三、实验内容： 1）用VHDL设计7段数码管显示译码电路，并在VHDL苗述的测试平台下对译码器进行功能仿真，给出仿真的波形。 CNT46 DECL7S A[.iu . 0] LED??[4B . ay rstG ObiitCl 程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SMG IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END; ARCHITECTURE ONE OF SMG IS BEGIN PROCESS(A) BEGIN

CASE A IS WHEN"0000"=>LED7S<="0111111"; WHEN"0001"=>LED7S<="0000110"; WHEN"0010"=>LED7S<="1011011"; WHEN"0011"=>LED7S<="1001111"; WHEN"0100"=>LED7S<="1100110"; WHEN"0101"=>LED7S<="1101101"; WHEN"0110"=>LED7S<="1111101"; WHEN"0111"=>LED7S<="0000111"; WHEN"1000"=>LED7S<="1111111"; WHEN"1001"=>LED7S<="1101111"; WHEN"1010"=>LED7S<="1110111"; WHEN"1011"=>LED7S<="1111100"; WHEN"1100"=>LED7S<="0111001"; WHEN"1101"=>LED7S<="1011110"; WHEN"1110"=>LED7S<="1111001"; WHEN"1111"=>LED7S<="1110001"; WHEN OTHERS=>NULL; END CASE; 仿真波形:

卷积码编码器的设计 (1)剖析

湖南文理学院 课程设计报告 课程名称：通信系统课程设计 专业班级：通信工程11102班09 学生姓名：朱涛 指导教师：侯清莲 完成时间：2014-11-18 报告成绩：

目录 一、设计要求 (1) 二、设计作用与目的 (1) 三、所用设备及软件 (1) 四、卷积码编码的概念 (1) 4.1卷积码的编码描述方法 (1) 4.2 卷积编码 (2) 4.3 卷积码的树状图 (3) 4.4 卷积码的网格图 (3) 五、 EDA设计方法及工具软件QUARTUSⅡ (4) 六、改变卷积编码器的参数仿真以及结论 (4) 6.1 不同回溯长度对卷积编码器性能的影响 (4) 6.2 不同码率对卷积编码器误码性能的影响 (5) 6.3 不同约束长度对卷积编码器的误码性能影响 (6) 七、卷积码编码器的VHDL设计与仿真 (8) 7.1 VHDL设计的优点与设计方法 (8) 7.2 卷积码编码器的VHDL实现 (10) 八、心得体会 (10) 九、参考文献 (11)

卷积编码器的设计 一、设计要求 （1）画出卷积码的原理框图，说明系统中各主要组成部分的功能。 （2）使用EDA技术及VHDL语言对卷积编码器进行设计与仿真并对结果分析。 二、设计作用与目的 （1）巩固加深对通信基本知识分析以及卷积码的掌握，提高综合运用通信知识的能力。（2）掌握采用仿真软件对系统进行仿真分析。 （3）培养学生查阅参考文献，独立思考，设计，钻研电子技术相关问题的能力。 （4）掌握相关电子线路工程技术规范以及常规电子元器件的性能技术指标。 （5）培养严肃认真的工作作风与科学态度，建立严谨的工程技术观念。 （6）了解电气图国家标准，并利用电子CAD等正确绘制电路图。 （7）培养工程实践能力，创新能力与综合设计能力。 三、所用设备及软件 （1）QUARTUSⅡ （2）PC机 四、卷积码编码的概念 4.1卷积码的编码描述方法 编码描述方法有5种：冲激响应描述法、生成矩阵描述法、多项式乘积描述法、状态图描述法和网格图描述法。卷积码的纠错能力随着N的增加而增大，而差错率随着N的增加而指数下降。在编码器复杂性相同的情况下，卷积码的性能优于分组码。分组码有严格的代数结构，但卷积码至今尚未找到如此严密的数学手段。分组码的译码算法可以由其代数特性得到。卷积码虽然可以采用适用于分组码的门限译码（即大数逻辑译码），但性能不如维特比译码和序列译码[2]。 以二元码为例，输入信息序列为u＝(u0，u1，…)，其多项式表示为u(x)＝u0+u1x＋…＋…。编码器的连接可用多项式表示为g (1,1) (x)＝1+x+x2和g(1,2)(x)＝1+x2，称为码的子生 成多项式。它们的系数矢量g (1,1)=(111)和g (1,2) =(101)称作码的子生成元。以子生成多项式 为阵元构成的多项式矩阵G(x)＝[g (1,1)(x),g (1,2) (x)]，称为码的生成多项式矩阵。由生成 元构成的半无限矩阵。

3-8译码器课程设计报告

EDA技术实验报告 —3-8译码器的设计 一．实验目的 1.通过一个简单的3-8译码器的设计，掌握组合逻辑电路的设 计方法。 2.掌握组合逻辑电路的静态测试方法。 3.初步了解QUARTUSⅡ软件的基本操作和应用。 4.初步了解可编程逻辑器件的设计全过程。 二．实验原理 3-8译码器的三输入，八输出。输入信号N用二进制表示，对应的输出信号N输出高电平时表示有信号产生，而其它则为 低电平表示无信号产生。其真值表如下图所示：

当使能端指示输入信号无效或不用对当前的信号进行译码时，输出端全为高电平，表示任何信号无效。 三．实验内容 用三个拨动开关来表示三八译码器的三个输入(A,B,C),用八个LED来表示三八译码器的八个输出（D0-D7）。通过与实验箱的FPGA接口相连，来验证真值表中的内容。 表1-2拨动开关与FPGA管脚连接表 表1-3LED 灯与FPGA管脚连接表 (当FPGA与其对应的接口为高电平时，LED会发亮)

LED1 LED3 G14 从FPGA的G14至 LED1 LED4 H12 从FPGA的H12至 LED1 LED5 H11 从FPGA的H11至 LED1 LED6 J10 从FPGA的J10至LED1 LED7 L9 从FPGA的L9至LED1 LED8 H1O 从FPGA的H10至 LED1 四．实验歩骤 1.建立工程文件

2．建立图形设计软件 （1）将要选择的器件符号放置在图形编辑器的工作区域，用正

交节点工具将原件安装起来，然后定义端口的名称。结果如下图： 3.编 译 前 设 置 （1）选 择 目标芯片 （2）选择目标芯片的引脚状态 4.对设计文件进行编译

7段数码显示译码器设计

EDA 技术实验报告 实验项目名称：7段数码显示译码器设计 实验日期：2012年6月4日实验成绩： 实验评定标准： 一、实验目的 学习7段数码显示译码器设计；学习VHDL的CASE语句应用及多层次设计方法。 二、实验器材 电脑一台、GW48 EDA/SOPC试验箱。 三、实验内容（实验过程） 实验内容1：说明程序中各语句的含义，以及该程序的整体功能。在quartusII 上对该程序进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。步骤：1）打开软件，选择菜单file—>new,在弹出的new对话框中选择Device Design Files 的VHDL File项，按OK键后进入VHDL文本编辑方式。 根据给出的7段数码显示译码器的参考程序。 2）将其另存为与实体名一致的文件，以确保后续的编译能够正常进行。然后在将该文件置顶，并进行编译。 3）编译完成后，对其进行仿真，建立波形文件。再次进行编译（否则进行仿真的时候会报错），编译完成后即可进行仿真。分析得到的结果。

实验内容2：引脚锁定及硬件测试。选用GW48 系统的实验电路模式6 用数码8 显示译码输出（P1046-PI040），键8、键7、键6 和键5 四位控制输入，硬件验证译码器的工作性能。 实验内容3：用元件例化语句，按下图的方式连接成顶层设计电路（用VHDL 表述），图中CNT4B 是一个4 为二进制加法器（也可利用实验五的加法计数器的程序，在实验中则利用后者），模块DECL7S 即该实验实体元件重复以上实验过程。图中temp 是4 位总线，led 是7 位总线。对于引脚和实验用模式6 用数码8 显示译码输出用键3 作为时钟输入或直接接时钟信号clock0。 四、实验程序 7端数码显示译码器的程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DECL7S IS PORT ( A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S:OUT STD_LOGIC_VECTOR(6DOWNTO 0)); END DECL7S; ARCHITECTURE one OF DECL7S IS BEGIN PROCESS(A) BEGIN CASE A IS WHEN"0000"=>LED7S<="0111111"; WHEN"0001"=>LED7S<="0000110"; WHEN"0010"=>LED7S<="1011011"; WHEN"0011"=>LED7S<="1001111"; WHEN"0100"=>LED7S<="1100110"; WHEN"0101"=>LED7S<="1101101"; WHEN"0110"=>LED7S<="1111101"; WHEN"0111"=>LED7S<="0000111"; WHEN"1000"=>LED7S<="1111111"; WHEN"1001"=>LED7S<="1101111"; WHEN"1010"=>LED7S<="1110111"; WHEN"1011"=>LED7S<="1111100"; WHEN"1100"=>LED7S<="0111001"; WHEN"1101"=>LED7S<="1011110";

卷积码的设计与实现

湖南文理学院课程设计报告 课程名称：通信系统课程设计 院部：电气与信息工程学院 专业班级： 学生姓名： 指导教师： 完成时间： 2011 年 12 月 29日 报告成绩：

目录 目录 (2) 摘要 (3) Abstract (4) 一、引言 (5) 1.1设计任务及基本要求 (5) 1.2设计目的 (6) 1.3 设计所用仪器设备.................................................................................. 错误！未定义书签。 二、基本概念 (6) 2.1 卷积码的编码原理 (6) 2.2 卷积码编码描述 (6) 2.3 卷积码译码描述 (6) 三、卷积码的编译码原理 (6) 3.1卷积码的图形描述 (6) 3.1.1 树状图 (8) 3.1.2 网格图 (8) 3.1.3 状态图 (9) 3.2 卷积积码的编码算法 (9) 3.3卷积码的Viterbi译码 (10) 四、卷积码的仿真及性能分析 (12) 4.1 SIMULINK仿真模块 (12) 4.2 卷积码的参数对误码率的影响 (13) 4.2.1 码率对误码性能的影响 (13) 4.2.2 约束长度对误码性能的影响 (15) 4.2.3 回溯长度对卷积码性能的影响 (16) 4.3 仿真分析 (17) 总结 (18) 参考文献： (19)

摘要 卷积码是深度空间通信系统和无线通信系统中常用的一种差错控制编码。在编码过程中,卷积码充分利用了各码字间的相关性。在与分组码同样的码率和设备复杂性的条件下,无论从理论上还是从实践上都证明,卷积码的性能都比分组码具有优势。而且卷积码在实现最佳译码方面也较分组码容易。因此卷积码广泛应用于卫星通信，CDMA数字移动通信等通信系统，是很有前途的一种编码方式。对其进行研究有很大的现实意义。为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题，提出一种新型的适用于FPGA 特点，路径存储于译码输出并行工作，同步存储路径矢量和状态矢量的译码器设计方案。该设计方案通过在ISE.2i中仿真验证，译码结果正确，得到编码前的原始码元，速度显著提高，译码器复杂程度明显降低。并在实际的软件无线电通信系统中信道编解码部分得到应用，性能优良。 关键词：卷积码；误码性能；原理

哈夫曼编译码器课程设计报告完整版

XXX学院本科 数据结构课程设计总结报告 设计题目：实验一、哈夫曼编/译码器 学生姓名：XXX 系别：XXX 专业：XXX 班级：XXX 学号：XXX 指导教师：XXX XXX 2012年6 月21日 xxx学院 课程设计任务书 题目一、赫夫曼编译码器 专业、班级xxx 学号xxx 姓名xxx 主要内容、基本要求、主要参考资料等： 1. 主要内容 利用哈夫曼编码进行信息通信可大大提高信道利用率，缩短信息传输时间，降低传输成本。要求在发送端通过一个编码系统对待传数据预先编码；在接收端将传来的数据进行译码（复原）。对于双工信道（既可以双向传输信息的信道），每端都需要一个完整的编/译码系统。试为这样的信息收发站写一个哈夫曼的编/译码系统。 2. 基本要求 系统应具有以下功能： （1）C：编码（Coding）。对文件tobetrans中的正文进行编码，然后将结果存入文件codefile中，将以此建好的哈夫曼树存入文件HuffmanTree中

（2）D：解码（Decoding）。利用已建好的哈夫曼树将文件codefile中的代码进行译码，结果存入textfile中。 （3）P：打印代码文件（Print）。将文件codefile以紧凑格式显示在终端上，每行50个代码。同时将此字符形式的编码文件写入文件codeprint中。 （4）T：打印哈夫曼树（Tree Printing）。将已在内存中的哈夫曼树以直观的方式（树或凹入表形式）显示在终端上，同时将此字符形式的哈夫曼树写入文件treeprint中。 3. 参考资料：数据结构（C语言版）严蔚敏、吴伟民编着； 数据结构标准教程胡超、闫宝玉编着 完成期限：2012年6月21 日 指导教师签名： 课程负责人签名： 2012年 6月 21 日 一、设计题目（任选其一） 实验一、哈夫曼编/译码器 二、实验目的 1巩固和加深对数据结构的理解，提高综合运用本课程所学知识的能力； 2 深化对算法课程中基本概念、理论和方法的理解； 3 巩固构造赫夫曼树的算法； 4 设计试验用程序实验赫夫曼树的构造。 三、运行环境（软、硬件环境） Windows xp sp3，Visual C++ 英文版 四、算法设计的思想 （1）初始化赫夫曼树，输入文件中各字符及其权值，并保存于文件中 （2）编码（Coding）。对文件tobetrans中的正文进行编码，然后将结果存入文件codefile 中 （3）D：解码（Decoding）。利用已建好的哈夫曼树将文件codefile中的代码进行译码，结果存入textfile中。 （4）P：打印代码文件（Print）。将文件codefile以紧凑格式显示在终端上，每行50个代码。同时将此字符形式的编码文件写入文件codeprint中。

基于matlab的2-3卷积码编码译码设计与仿真

西南科技大学 方向设计报告 课程名称：通信工程方向设计 设计名称：2/3卷积码编译码器仿真与性能分析 姓名： 学号: 班级： 指导教师： 起止日期：2011.12.12-2012.1.6 西南科技大学信息工程学院制

方向设计任务书 学生班级：学生姓名：学号： 设计名称：2/3卷积码编译码器仿真与性能分析 起止日期：2011.12.12-2012.1.6指导教师： 设计要求： （1）分析2/3卷积码编码器结构； （2）分析2/3卷积码译码的Viterbi算法； （3）基于SIMULINK进行2/3卷积码的纠错性能仿真； 方向设计学生日志 时间设计内容 12.15-12.17 查看题目及设计要求。 12.18-12.23 查阅相关资料，设计方案。 12.23-12.27 编写报告及调试程序。 12.28-12.29 完善修改课程设计报告。 12.30-12.31 答辩。

方向设计考勤表 周星期一星期二星期三星期四星期五 方向设计评语表 指导教师评语： 成绩：指导教师： 年月日

2/3卷积码编译码器仿真与性能分析 摘要： 卷积码是一种性能优越的信道编码。它的编码器和译码器都比较容易实现，同时它具有较强的纠错能力。随着纠错编码理论研究的不断深入，卷积码的实际应用越来越广泛。本文简明地介绍了卷积码的编码原理和Viterbi译码原理。并在SIMULINK模块设计中，完成了对卷积码的编码和译码以及误比特统计整个过程的模块仿真。最后，通过在仿真过程中分别改变卷积码的重要参数来加深理解卷积码的这些参数对卷积码的误码性能的影响。经过仿真和实测，并对测试结果作了分析。 关键词： 卷积码编码器、viterbi译码器、SIMULINK

哈夫曼编码译码器---课程设计报告

目录 目录 (2) 1课程设计的目的和意义 (3) 2需求分析 (4) 3概要设计 (4) 4详细设计 (8) ￥ 5调试分析和测试结果 (11) 6总结 (12) 7致谢 (13) 8附录 (13) 参考文献 (20) .

| ; 1 课程设计目的与意义 在当今信息爆炸时代，如何采用有效的数据压缩技术来节省数据文件的存储空间和计算机网络的传送时间已越来越引起人们的重视。哈夫曼编码正是一种应用广泛且非常有效的数据压缩技术。 哈夫曼编码的应用很广泛，利用哈夫曼树求得的用于通信的二进制编码称为哈夫曼编码。树中从根到每个叶子都有一条路径，对路径上的各分支约定：指向左子树的分支表示“0”码，指向右子树的分支表示“1”码，取每条路径上的“0”或“1”的序列作为和各个对应的字符的编码，这就是哈夫曼编码。 通常我们把数据压缩的过程称为编码，解压缩的过程称为解码。电报通信是传递文字的二进制码形式的字符串。但在信息传递时，总希望总长度尽可能最短，即采用最短码。 作为计算机专业的学生，我们应该很好的掌握这门技术。在课堂上，我们能过学到许多的理论知识，但我们很少有过自己动手实践的机会！课程设计就是为解决这个问题提供了一个平台。 （ 在课程设计过程中，我们每个人选择一个课题，认真研究，根据课堂讲授内容，借助书本，自己动手实践。这样不但有助于我们消化课堂所讲解的内容，还可以增强我们的独立思考能力和动手能力；通过编写实验代码和调试运行，我们

可以逐步积累调试C程序的经验并逐渐培养我们的编程能力、用计算机解决实际问题的能力。 在课程设计过程中，我们不但有自己的独立思考，还借助各种参考文献来帮助我们完成系统。更为重要的是，我们同学之间加强了交流，在对问题的认识方面可以交换不同的意见。同时，师生之间的互动也随之改善，我们可以通过具体的实例来从老师那学到更多的实用的知识。 数据结构课程具有比较强的理论性，同时也具有较强的可应用性和实践性。课程设计是一个重要的教学环节。我们在一般情况下都能够重视实验环节，但是容易忽略实验的总结，忽略实验报告的撰写。通过这次实验让我们明白：作为一名大学生必须严格训练分析总结能力、书面表达能力。需要逐步培养书写科学实验报告以及科技论文的能力。只有这样，我们的综合素质才会有好的提高。 2 需求分析 课题：哈夫曼编码译码器 ) 问题描述：打开一篇英文文章，统计该文章中每个字符出现的次数，然后以它们作为权值，对每一个字符进行编码，编码完成后再对其编码进行译码。问题补充：1. 从硬盘的一个文件里读出一段英语文章； 2. 统计这篇文章中的每个字符出现的次数； 3. 以字符出现字数作为权值，构建哈夫曼树，并将哈夫曼树的存储 结构的初态和终态进行输出； 4. 对每个字符进行编码并将所编码写入文件然后对所编码进行破 译。 具体介绍：在本课题中，我们在硬盘中预先建立一个文档，在里面编辑一篇文章。然后运行程序，调用函数读出该文章，显示在界面；再调用函数对该文章的字符种类进行统计，并对每个字符的出现次数进行统计，并且在界面上显示；然后以每个字符出现次数作为权值，调用函数构建哈夫曼树；并调用函数将哈夫曼的存储结构的初态和终态进行输出。然后调用函数对哈夫曼树进行编码，调用函数将编码写入文件；再调用对编码进行译码，再输出至界面。至此，整个工作就完成了 3 概要设计。

十六进制七段数码显示译码器

十六进制七段数码显示译码器

十六进制七段数码显示译码器 一、实验目的：学习7段数码显示器的Verilog硬件设计。 二、实验原理：7段数码显示器是纯组合电路。通常的小规模专用IC，如74 或4000系列的器件只能做十进制BCD码译码器（其真值表如图（1）所示），然而数字系统中的数据处理和运算都是二进制的，所以输出表达式都是十六进制的，为了满足十六进制的译码显示，最方便的方法就是利用Verilog译码程序在FPGA/CPLD中来实现。所以首先要设计一段程序。设输入的4位码为A[3:0]，输出控制7段共阴数码管（如图（2）所示）的7位数据为LED7S[6:0]。输出信号LED7S的7位接共阴数码管的7个段，高位在左，低位在右。例如当LED7S 输出为“1101101”时，数码管7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，然后将LED7S改为8位输出。 图（1） 7段译码器真值表 输入码输入码代表 数据输入码输入 码 代表 数据 0000 0111111 0 1000 1111111 8 0001 0000110 1 1001 1101111 9 0010 1011011 2 1010 1110111 A 0011 1001111 3 1011 1111100 B 0100 1100110 4 1100 0111001 C 0101 1101101 5 1101 1011110 D 0110 1111101 6 1110 1111001 E 0111 0000111 7 1111 1110001 F 图（2）7段共阴数码管

译码器设计组合逻辑电路案例分析

译码器设计组合逻辑电路案例分析 【信息单】 一、编码器 在数字系统中，把二进制码按一定的规律编排，使每组代码具有特定的含义，称为编码。具有编码功能的逻辑电路称为编码器。编码器是一个多输入多输出的组合逻辑电路。 按照编码方式不同，编码器可分为普通编码器和优先编码器；按照输出代码种类的不同，可分为二进制编码器和非二进制编码器。 1．普通编码器 普通编码器分二进制编码器和非二进制编码器。若输入信号的个数N 与输出变量的位数n 满足N =2n ，此电路称为二进制编码器；若输入信号的个数N 与输出变量的位数n 不满足N =2n ，此电路称为非二进制编码器。普通编码器任何时刻只能对其中一个输入信息进行 编码,即输入的N 个信号是互相排斥的。若编码器输入为4个信号，输出为两位代码，则称为4线-2线编码器(或4/2线编码器)。 2．优先编码器 优先编码器是当多个输入端同时有信号时，电路只对其中优先级别最高的信号进行编码的编码器。 3．集成编码器 10线-4线集成优先编码器常见型号为54/74147、54/74LS147，8线-3线常见型号为54/74148、54/74LS148。 4．编码器举例 (1)键控8421BCD 码编码器 10个按键S 0～S 9代表输入的10个十进制数0～9，输入为低电平有效，即某一按键按下，对应的输入信号为0，输出对应的8421码，输出为4位码，所以有4个输出端A 、B 、C 、D 。 真值表见表7.1，由真值表写出各输出的逻辑表达式为 9898S S S S =+=A 76547654S S S S S S S S =+++=B 76327632S S S S S S S S =+++=C 9753197531S S S S S S S S S S =++++=D

数字电路——2-4译码器设计

目录 1 绪论 (1) 1.1设计背景 (1) 2 电路分析 (2) 2.1 2-4功能分析 (2) 2.2 2-4译码器逻辑图 (3) 3 系统建模与仿真 (4) 3.1 建模 (4) 3.2 仿真波形 (5) 4 仿真结果分析 (7) 5 小结与体会 (8) 参考文献 (9)

1 绪论 1.1设计背景 在数字系统中，经常需要将一中代码转换为另一种代码，以满足特定的需求，完成这 种功能的电路称为码转化电路。译码器就属于其中一种。而译码就是编码的逆过程，它的功能是将具有特定含义的二进制码转换成对应的有效输出信号，具有译码功能的的逻辑电路称为译码器。而2-4译码器是唯一地址译码器，是将一系列的代码转换成与之一一对应有效的信号。常用于计算机中对存储单元地址的译码，因此，设计2-4译码器具有很强的现实意义。 1.2 matlab简介 MATLAB是由美国mathworks公司发布的主要面对科学计算、可视化以及交互式程序设计的高科技计算环境。它将数值分析、矩阵计算、科学数据可视化以及非线性动态系统的建模和仿真等诸多强大功能集成在一个易于使用的视窗环境中，为科学研究、工程设计以及必须进行有效数值计算的众多科学领域提供了一种全面的解决方案，并在很大程度上摆脱了传统非交互式程序设计语言（如C、Fortran）的编辑模式，代表了当今国际科学 计算软件的先进水平。它主要由 MATLAB和Simulin k两大部分组成。本设计主要采用simulink进行设计与仿真。Simulink是MATLAB最重要的组件之一，它提供一个动态系统建模、仿真和综合分析的集成环境。在该环境中，无需大量书写程序，而只需要通过简单直观的鼠标操作，就可构造出复杂的系统。Simulink具有适应面广、结构和流程清晰及仿真精细、贴近实际、效率高、灵活等优点，并基于以上优点Simulink已被广泛应用于控制理论和数字信号处理的复杂仿真和设计。同时有大量的第三方软件和硬件可应用于或被要求应用于Simulink。掌握这个软件的应用具有十分重要的意义。

哈夫曼编码译码器课程设计

目录 目录 0 1 课程设计的目的和意义 (1) 2 需求分析 (2) 3 系统（项目）设计 (4) ①设计思路及方案 (5) ②模块的设计及介绍 (5) ③主要模块程序流程图 (8) 4 系统实现 (10) ①主调函数 (12) ②建立HuffmanTree (12) ③生成Huffman编码并写入文件 (15) ④电文译码 (16) 5 系统调试 (16) 参考文献 (19) 附录源程序 (20)

1 课程设计的目的和意义 在当今信息爆炸时代，如何采用有效的数据压缩技术来节省数据文件的存储空间和计算机网络的传送时间已越来越引起人们的重视。哈夫曼编码正是一种应用广泛且非常有效的数据压缩技术。 哈夫曼编码的应用很广泛，利用哈夫曼树求得的用于通信的二进制编码称为哈夫曼编码。树中从根到每个叶子都有一条路径，对路径上的各分支约定：指向左子树的分支表示“0”码，指向右子树的分支表示“1”码，取每条路径上的“0”或“1”的序列作为和各个对应的字符的编码，这就是哈夫曼编码。 通常我们把数据压缩的过程称为编码，解压缩的过程称为解码。电报通信是传递文字的二进制码形式的字符串。但在信息传递时，总希望总长度尽可能最短，即采用最短码。 作为信息管理专业的学生，我们应该很好的掌握这门技术。在课堂上，我们能过学到许多的理论知识，但我们很少有过自己动手实践的机会！课程设计就是为解决这个问题提供了一个平台。 在课程设计过程中，我们每个人选择一个课题，认真研究，根据课堂讲授内容，借助书本，自己动手实践。这样不但有助于我们消化课堂所讲解的内容，还可以增强我们的独立思考能力和动手能力；通过编写实验代码和调试运行，我们可以逐步积累调试C程序的经验并逐渐培养我们的编程能力、用计算机解决实际问题的能力。 在课程设计过程中，我们不但有自己的独立思考，还借助各种参考文献来帮助我们完成系统。更为重要的是，我们同学之间加强了交流，在对问题的认识方面可以交换不同的意见。同时，师生之间的互动也随之改善，我们可以通过具体的实例来从老师那学到更多的实用的知识。 数据结构课程具有比较强的理论性，同时也具有较强的可应用性和实践性。课程设计是一个重要的教学环节。我们在一般情况下都能够重视实验环节，但是容易忽略实验的总结，忽略实验报告的撰写。通过这次实验让我们明白：作为一名大学生必须严格训练分析总结能力、书面表达能力。需要逐步培养书写科学实验报告以及科技论文的能力。只有这样，我们的综合素质才会有好的提高。

编码器、译码器及应用电路设计

实验六编码器、译码器及应用电路设计 一、实验目的： 1、掌握中规模集成编码器、译码器的逻辑功能测试和使用方法； 1、学会编码器、译码器应用电路设计的方法； 3、熟悉译码显示电路的工作原理。 二、实验原理： 编码是用文字、符号或者数字表示特定对象的过程，在数字电路中是用二进制数进行编码的，相应的二进制数叫二进制代码。编码器就是实现编码操作的电路。本实验使用的是优先编码器74LS147，当输入端有两个或两个以上为低电平时，将对输入信号级别相对高的优先编码，其引脚排列如图6—1所示。 图6—1 74LS147引脚排列图图6—2 74LS138引脚排列图译码是编码的逆过程，是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在数字系统有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配和组合控制信号等。不同的功能可选用不同种类的译码器。 译码器按照功能的不同，一般分为三类： 1、变量译码器（二进制译码器）：用以表示输入变量的状态，如2—4线、3—8线、4—16线译码器。以3—8线译码器74LS138为例介绍： 图6—2为74LS138的引脚图，其中，A2A1A0为地址输入端，为译码器输出端，为使能端（只有当时，才能进行译码）。 图6—3 74LS42引脚排列图图6—5为CC4511引脚排列图 2、码制变换译码器：用于同一个数据的不同代码之间的相互变换。这种译码器的代表是4—10线译码器，它的功能是将8421BCD码译为十个对象，如74LS42等。它的原理与 74LS138译码器类同，只不过它有四个输入端，十个输出端。4位输入代码共有0000—1111

段数码显示译码器设计说明

附表1： 大学学生实验报告 开课学院及实验室：物理与电子工程学院-电子楼317室2016年 4 月 28 日 学院物电年级、专 业、班 Jason.P 学号 实验课程名称EDA技术实验成绩 实验项目名称7段数码显示译码器设计指导教师 一、实验目的： 学习7段数码显示译码器设计；学习VerilogHDL的多层次设计方法。 二、实验容： 1、实验原理: 7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。 2、实验步骤：

表4-1 7段译码器真值表图4-1 共阴数码管及其电路 （1）首先按7段译码器真值表，完成7段BCD码译码器的设计。作为7段BCD码译码器，输出信号LED7S的7位分别接如图4-1数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。 （2）设计该译码器，在QuartusII上对其进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形（提示：用输入总线的方式给出输入信号仿真数据）。引脚锁定及硬件测试。建议选实验电路模式6，用数码8显示译码输出，键8/7/6/5四位控制输入，硬件验证译码器的工作性能。 图4-2 7段译码器仿真波形 （3）将设计加入4位二进制计数器，经上面设计的16进制7段译码器显示。

3-8线译码器的74HC138芯片课程设计资料

课程设计 课程名称集成电路课程设计 题目名称 74HC138芯片3-8线译码器学生学院材料与能源学院 专业班级 学号 学生姓名 指导教师 2015年7 月 11 日

目录 【摘要】........................................................................................................................................................... 1. 设计目的与任务....................................................................................................................................- 1 - 2. 设计要求及内容....................................................................................................................................- 1 - 3. 设计方法及分析....................................................................................................................................- 2 - 3.1 74HC138芯片简介 ......................................................................................................................- 2 - 3.2 工艺和规则及模型文件的选择 .................................................................................................- 3 - 3.3 电路设计......................................................................................................................................- 4 - 3.3.1 输出级电路设计.............................................................................................................- 4 - 3.3.2．内部基本反相器中的各MOS 尺寸的计算................................................................- 6 - 3.3.3．四输入与非门MOS尺寸的计算.................................................................................- 7 - 3.3.4．三输入与非门MOS尺寸的计算.................................................................................- 8 - 3.3.5．输入级设计...................................................................................................................- 9 - 3.3.6．缓冲级设计.................................................................................................................- 10 - 3.3.7．输入保护电路设计................................................................................................... - 11 - 3.4. 功耗与延迟估算.......................................................................................................................- 13 - 3.4.1. 模型简化........................................................................................................................- 13 - 3.4.2. 功耗估算........................................................................................................................- 14 - 3.4.3. 延迟估算........................................................................................................................- 14 - 3.5. 电路模拟...................................................................................................................................- 15 - 3.5.1 直流分析.........................................................................................................................- 16 - 3.5.2 瞬态分析.......................................................................................................................- 18 - 3.5.3 功耗分析.......................................................................................................................- 20 - 3.6. 版图设计...................................................................................................................................- 21 - 3.6.1 输入级的设计...............................................................................................................- 21 - 3.6.2 内部反相器的设计.......................................................................................................- 22 - 3.6.3 输入和输出缓冲门的设计 ...........................................................................................- 22 - 3.6.4 三输入与非门的设计...................................................................................................- 23 - 3.6.5 四输入与非门的设计...................................................................................................- 24 - 3.6.6 输出级的设计...............................................................................................................- 24 - 3.6.7 调用含有保护电路的pad元件 ...................................................................................- 25 - 3.6.8 总版图...........................................................................................................................- 25 - 3.7. 版图检查...................................................................................................................................- 25 - 3.7.1 版图设计规则检查（DRC）.......................................................................................- 25 - 3.7.2 电路网表匹配（LVS）检查........................................................................................- 26 - 3.7.3 后模拟...........................................................................................................................- 26 - 4. 经验与体会..........................................................................................................................................- 27 - 5. 参考文献..............................................................................................................................................- 28 - 附录A：74HC138电路总原理图 ...........................................................................................................- 29 - 附录B：74HC138 芯片版图....................................................................................................................- 30 -