通信原理多路信号复用课设

课程设计任务书

学生姓名：专业班级：

指导教师：工作单位：信息工程学院

题目: 多路信号复用的基带发信系统设计与建模

初始条件：

（1）MAX PLUSII、Quartus II、ISE等软件；

（2）课程设计辅导书：《通信原理课程设计指导》

（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。

要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）

（1）课程设计时间：

（2）课程设计题目：多路信号复用的基带发信系统设计与建模；

（3）本课程设计统一技术要求：按照要求对选定的设计题目进行逻辑分析，设计通信系统框图，设计出分频器、内码产生器、时序信号产生器、基带发信系统等模块的逻辑功能，编写出相应模块的VHDL语言程序并上机调试、仿真，记录仿真波形并进行分析；

（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；

（5）写出本次课程设计的心得体会（至少500字）。

时间安排：第19周

指导教师签名：年月日

系主任（或责任教师）签名：年月日

摘要 (3)

1绪论 (4)

1.1 多路信号复用的基带系统的设计 (4)

1.2时分多路复用信号的产生模型 (5)

2 各功能模块的VHDL建模与程序设计 (5)

2.1 内码控制器 (5)

2.2 时序产生器 (8)

2.3 内码产生器 (10)

2.4 输出电路 (12)

3.系统的整体电路与程序 (16)

4 心得与体会 (21)

5 参考文献 (22)

在通信系统中，为了提高信道的利用率，采用多路复用技术能把多个信号组合起来在一条物理信道上进行传输,在远距离传输时可大大节省电缆的安装和维护费用，在数字通信系统中主要采用时分多路复用（TDM）方式。并将复用信号进行HDB3码转换以利于在信道中传输。

关键词：时分复用；模型；原理；模块建模

1绪论

在数字通信中,为了扩大传输容量和提高传输效率,通常需要将若干个低速数字码流按一定格式合并成一个高速数据码流,以便在高速宽带信道中传输。数字复接就是依据时分复用基本原理完成数码合并的一种技术，并且是数字通信中的一项基础技术。当今社会是数字话的社会，数字集成电路应用广泛。而在以往的PDH 复接电路中，系统的许多部分采用的是模拟电路,依次有很大的局限性。随着微电子技术的发展，出现了现场可编辑逻辑器件(PLD)，其中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。本文就是用硬件描述语言等软件与技术来实现一个基于CPLD/FPGA 的简单数字同步复接系统的设计。在通信系统中，为了提高信道的利用率，使多路信号在同一条信道上传输时互相不产生干扰的方式叫做多路复用。在数字通信系统中主要采用时分多路复用（TDM）方式，把时间划分为若干时隙，让多路数字信号的每一路占用不同的时隙，即多路信号在不同的时间内被传送，各路信号在时域中互不重叠。

1.1 多路信号复用的基带系统的设计

时分多路复用（TDM）是按传输信号的时间进行分割的，它使不同的信号在不同的时间

内传送，将整个传输时间分为许多时间间隔，每个时间片被一路信号占用。TDM 就是通过在时间上交叉发送每一路信号的一部分来实现一条电路传送多路信号的。电路上的每一短暂时刻只有一路信号存在。因数字信号是有限个离散值，所以TDM技术广泛应用于数字通信系统。多路信号复用的基带系统中的发信设备由数字信源与复接器、码型变换器等组成，其中数字信号包括晶振、分频和内部基带码产生等；系统的接收设备由码型逆变换与时钟提取电路、帧同步信号提取、数字终端与分接器等。

当前，根据国际电报电话咨询委员会（CCITT）建议，目前TDM采用两种标准系列：一种是欧洲和我们国家所采用的30路系列，即由32个话路组成一个PCM基群；另一种是北美和日本等国所采用的24路体系，即由24个话路组成一个PCM基群。

1.2时分多路复用信号的产生模型

多路信号复用的模型它包括了内码控制器、内码产生器、时序产生器及复用输出电路等功能模块。晶振输出信号送给内码控制器分频后得到低频信号作为内码产生器的时钟信号;每个内码产生器用于产生8位数据码且为串行输出，作为内部分路数据信号，其串行数据码输出受到时序产生器输出的时序信号控制;时序产生器的功能是产生四路宽度为8位数据码宽度的时序信号，每路时序信号的相对相位延迟按规定顺序为8位数据码宽度:输出电路的功能是将四路分路码组合成一路完整的复用信号。

2 各功能模块的VHDL建模与程序设计

2.1 内码控制器

实际是一个分频器即一个4位二进制计数器，一个输出端口输出三位行信号作为内码产生器的地址控制端(选择输入端)，另一输出端作为时序产生器的控制端。内码控制器对内码产生器的控制功能表如下。

表中的A2、A1、A0分别表示内码控制器的二进制分频器的8、4、2分频信号。内码产生器应循环并依次输出从“000”、“001’’一直到“111”。这样，内码发生器每个时钟节拍，输出一位码，通过输出电路送到合路信道上，最终形成一路串行码流。

内码控制器的VHDL程序：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity NMKZQ is

port ( clk: in std_logic;

a: out std_logic_vector(2 downto 0);

b: buffer std_logic:='0');

end entity NMKZQ;

architecture NMKZQ_archi of NMKZQ is

begin

process(clk)

variable q: std_logic_vector(3 downto 0):="0000";

begin

if clk'event and clk='1' then

q:=q + 1;

if q>7 then

q:="0000";

b<=not b;

end if;

a<=q(2 downto 0);

end if;

end process;

end architecture NMKZQ_archi;

内码控制器的TESTBENCH程序：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

use ieee.numeric_std.all;

entity NMKZQ_tb is

end entity NMKZQ_tb;

architecture NMKZQ_tb_archi of NMKZQ_tb is

component NMKZQ

port(clk: in std_logic;

a: out std_logic_vector(2 downto 0):="000";

b: buffer std_logic:='0');

end component;

signal clk:std_logic:='0';

signal a:std_logic_vector(2 downto 0);

signal b:std_logic;

constant clk_period :time :=20 ns;

begin

dut:NMKZQ port map ( clk=>clk,a=>a,b=>b );

tb_clk:process

begin

clk<='1';

wait for 20 ns;

clk<='0';

wait for 20 ns;

end process;

end architecture NMKZQ_tb_archi;

内码控制器的仿真图：

由图可以看出，b与a[2..0]组成一个4位的二进制计数器，b为最高位，a(0)为最低位。每来一个时钟脉冲，计数器便加1,。当计数值达到16时，计数器自动归零。

2.2 时序产生器

时序发生器用于产生四路宽度为8位数据码宽度的时序信号。具体实现是将内码控制器的b端即16分频端口通过一个2分频器，b端口和2分频器的输出端作为2/4译码器的控制端，2/4译码器的四个输出端，经过反相器输出。

时序产生器的VHDL程序：

library ieee;

use ieee.std_logic_1164.all;

entity SXCSQ is

port ( b:in std_logic:='0';

s3,s2,s1,s0 : out std_logic);

end entity SXCSQ;

architecture SXCSQ_archi of SXCSQ is

begin

process(b)

variable b_hc :std_logic:='0';

variable ab_hc :std_logic_vector(1 downto 0);

begin

if b'event and b='1' then

b_hc := not b_hc;

end if;

ab_hc:= b_hc & b ;

case ab_hc is

when "00" => s0<='0';s1<='1';s2<='1';s3<='1';

when "01" => s0<='1';s1<='0';s2<='1';s3<='1';

when "10" => s0<='1';s1<='1';s2<='0';s3<='1';

when "11" => s0<='1';s1<='1';s2<='1';s3<='0';

when others => null;

end case;

end process;

end architecture SXCSQ_archi;

时序产生器的TESTBENCH程序：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

use ieee.numeric_std.all;

entity SXCSQ_tb is

end entity SXCSQ_tb;

architecture SXCSQ_tb_archi of SXCSQ_tb is

component SXCSQ

port (b:in std_logic:='0';

s3,s2,s1,s0: out std_logic);

end component;

signal b: std_logic:='0';

signal s3,s2,s1,s0: std_logic;

constant clk_period :time :=20 ns;

begin

dut:SXCSQ port map ( b=>b,s3=>s3,s2=>s2,s1=>s1,s0=>s0 ); tb_b:process

begin

b<='1';

wait for 10 ns;

b<='0';

wait for 10 ns;

end process;

end architecture SXCSQ_tb_archi;

时序产生器的仿真图：

由仿真图可以看出，s3,s2,s1,s0依次输出低电平，用以控制内码产生器。

2.3 内码产生器

四个内码产生器可产生四路独立的八位数据码，并在内码控制器的控制下输出相应的数码，例如:k(2), k(1), k(0)为三个地址控制端，Y7, Y6, Y5, Y4. Y3, Y2, Y1, Y0为八位码的输出。

内码产生器的建模符号如图所示。每个内码产生器受内码控制器和时序产生器器的控制产生一路8位数据码，并且具有三态串行输出功能。图中，data[7..0]为8位数据码输入，可通过输入高、低电平设定；k[2..0]为对8位数据进行选择控制的控制码，有8种状态选择；sx接时序

信号；cout为内码串行数据输出。

内码产生器的VHDL程序：

library ieee;

use ieee.std_logic_1164.all;

entity NMCSQ is

port(data_in: in std_logic_vector(7 downto 0);

k: in std_logic_vector(2 downto 0);

sx: in std_logic;

cout: out std_logic);

end entity NMCSQ;

architecture NMCSQ_archi of NMCSQ is

begin

process(data_in,k,sx)

begin

if sx='0' then

case k is

when "000" => cout <= data_in(0);

when "001" => cout <= data_in(1);

when "010" => cout <= data_in(2);

when "011" => cout <= data_in(3);

when "100" => cout <= data_in(4);

when "101" => cout <= data_in(5);

when "110" => cout <= data_in(6);

when "111" => cout <= data_in(7);

when others => null;

end case;

else cout<='1';

end if;

end process;

end architecture NMCSQ_archi;

内码产生器的TESTBENCH如下:

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

use ieee.numeric_std.all;

entity NMCSQ_tb is

end entity NMCSQ_tb;

architecture NMCSQ_tb_archi of NMCSQ_tb is

component NMCSQ

port(data_in: in std_logic_vector(7 downto 0);

k: in std_logic_vector(2 downto 0);

sx: in std_logic;

cout: out std_logic);

end component;

signal data_in:std_logic_vector(7 downto 0):="11001010";

signal k:std_logic_vector(2 downto 0);

signal sx:std_logic;

signal cout :std_logic;

constant clk_period :time :=20 ns;

begin

dut:NMCSQ port map( data_in=>data_in,k=>k,sx=>sx,cout=>cout);

tb_sx : process

begin

sx<='1';

wait for 80 ns;

sx<='0';

wait for 80 ns;

end process;

tb_k:process

begin

k<="000";

wait for 10 ns;

k<="001";

wait for 10 ns;

k<="010";

wait for 10 ns;

k<="011";

wait for 10 ns;

k<="100";

wait for 10 ns;

k<="101";

wait for 10 ns;

k<="110";

wait for 10 ns;

k<="111";

wait for 10 ns;

end process;

end architecture NMCSQ_tb_archi;

内码产生器的仿真图：

由仿真图可以看出，当sx=1时，内码产生器默认输出高电平。当sx=0时，内码产生器被选通，k由000变为111的同时，内码产生器依次将并行的8位输入数据转为串行数据输出，低位在前，高位在后。

2.4 输出电路

在时序发生器产生的四路时序信号的控制下，按顺序依次将四路数据码接入同一通道，形成了一路串行码，从而完成了四路数据码的复用。实现的关键是4输入与门的利用。建模符号如图所示。它由一个4输入与门和一个D触发器构成。其中4输入与门具有将四路在时序上独立的分路数据信号进行合路的功能；D触发器的作用是对合路信号进行整形，避免输出信号波形出现冒险现象（毛刺）。

输入电路如下：

4输入与门的VHDL程序如下：

library ieee;

use ieee.std_logic_1164.all;

entity and_4 is

port(a,b,c,d: in std_logic;

y: out std_logic);

end entity and_4;

architecture and_4_archi of and_4 is

begin

y<=(a and b) and (c and d);

end architecture and_4_archi;

D触发器的VHDL程序：

library ieee;

use ieee.std_logic_1164.all;

entity D_trig is

port(clk,d: in std_logic;

q: out std_logic);

end entity D_trig;

architecture D_trig_archi of D_trig is

signal q1: std_logic;

begin

process(clk,q1)

begin

if clk'event and clk='1' then

q1<=d;

end if;

end process;

q<=q1;

end architecture D_trig_archi;

输出电路的VHDL程序：

LIBRARY ieee;

USE ieee.std_logic_1164.all;

LIBRARY work;

ENTITY SCDL IS

PORT ( CLK : IN STD_LOGIC;

IN_1 : IN STD_LOGIC;

IN_2 : IN STD_LOGIC;

IN_3 : IN STD_LOGIC;

IN_4 : IN STD_LOGIC;

OUTP : OUT STD_LOGIC);

END SCDL;

ARCHITECTURE bdf_type OF SCDL IS

COMPONENT and_4

PORT ( a : IN STD_LOGIC;

b : IN STD_LOGIC;

c : IN STD_LOGIC;

d : IN STD_LOGIC;

y : OUT STD_LOGIC);

END COMPONENT;

COMPONENT d_trig

PORT(clk : IN STD_LOGIC;

d : IN STD_LOGIC;

q : OUT STD_LOGIC);

END COMPONENT;

SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC;

BEGIN

b2v_inst : and_4

PORT MAP(a => IN_1,b => IN_2,c => IN_3,d => IN_4,y => SYNTHESIZED_WIRE_0);

b2v_inst2 : d_trig

PORT MAP(clk => CLK,d => SYNTHESIZED_WIRE_0,q => OUTP);

END bdf_type;

输出电路的TESTBENCH如下:

LIBRARY ieee;

USE ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

ENTITY SCDL_tb IS

END SCDL_tb;

ARCHITECTURE bdf_type_tb OF SCDL_tb IS

COMPONENT SCDL

PORT ( CLK : IN STD_LOGIC;

IN_1 : IN STD_LOGIC;

IN_2 : IN STD_LOGIC;

IN_3 : IN STD_LOGIC;

IN_4 : IN STD_LOGIC;

OUTP : OUT STD_LOGIC); END COMPONENT;

SIGNAL CLK : STD_LOGIC;

SIGNAL IN_1 : STD_LOGIC;

SIGNAL IN_2 : STD_LOGIC;

SIGNAL IN_3 :STD_LOGIC;

SIGNAL IN_4 : STD_LOGIC;

SIGNAL OUTP : STD_LOGIC;

BEGIN

b2v_inst : SCDL

PORT MAP(clk=> clk,

IN_1 => IN_1,

IN_2 => IN_2,

IN_3=> IN_3,

IN_4 => IN_4,

OUTP => OUTP);

tb_clk:process

begin

clk<='1';

wait for 10ns;

clk<='0';

wait for 10ns;

end process;

tb_IN_1:process

variable data_in:std_logic_vector(3 downto 0); begin

if data_in<15 then

data_in:=data_in+1;

else data_in:="0000";

end if;

IN_4<=data_in(3);

IN_3<=data_in(2);

IN_2<=data_in(1);

IN_1<=data_in(0);

wait for 20ns;

end process;

END bdf_type_tb;

输出电路的仿真图：

由仿真图可以看出，只有当IN_4，IN_3，IN_2，IN_1都为1时，在下个时钟脉冲上升沿到来，输出OUTP才为1。当IN_4，IN_3，IN_2IN_1中有一位为0时，输出OUTP都为0。

3.系统的整体电路与程序

整体电路如下：

VHDL程序：

LIBRARY ieee;

USE ieee.std_logic_1164.all;

LIBRARY work;

ENTITY keshe_all IS

PORT ( clk : IN STD_LOGIC;

data_in0 : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

data_in1 : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

data_in2 : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

data_in3 : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

sout : OUT STD_LOGIC);

END keshe_all;

ARCHITECTURE bdf_type OF keshe_all IS

COMPONENT and_4

PORT(a : IN STD_LOGIC;

b : IN STD_LOGIC;

c : IN STD_LOGIC;

d : IN STD_LOGIC;

y : OUT STD_LOGIC);

END COMPONENT;

COMPONENT d_trig

PORT ( clk : IN STD_LOGIC;

d : IN STD_LOGIC;

q : OUT STD_LOGIC);

END COMPONENT;

COMPONENT nmcsq

PORT ( sx : IN STD_LOGIC;

data_in : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

k : IN STD_LOGIC_VECTOR(2 DOWNTO 0);

cout : OUT STD_LOGIC);

END COMPONENT;

COMPONENT nmkzq

PORT(clk : IN STD_LOGIC;

b : OUT STD_LOGIC;

a : OUT STD_LOGIC_VECTOR(2 DOWNTO 0));

END COMPONENT;

COMPONENT sxcsq

PORT(b : IN STD_LOGIC;

s3 : OUT STD_LOGIC;

s2 : OUT STD_LOGIC;

s1 : OUT STD_LOGIC;

s0 : OUT STD_LOGIC);

END COMPONENT;

SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC;

SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC;

SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC;

SIGNAL SYNTHESIZED_WIRE_3 : STD_LOGIC;

SIGNAL SYNTHESIZED_WIRE_4 : STD_LOGIC;

SIGNAL SYNTHESIZED_WIRE_5 : STD_LOGIC;

SIGNAL SYNTHESIZED_WIRE_14 : STD_LOGIC_VECTOR(2 DOWNTO 0); SIGNAL SYNTHESIZED_WIRE_7 : STD_LOGIC;

SIGNAL SYNTHESIZED_WIRE_9 : STD_LOGIC;

SIGNAL SYNTHESIZED_WIRE_11 : STD_LOGIC;

SIGNAL SYNTHESIZED_WIRE_13 : STD_LOGIC;

BEGIN

b2v_inst : and_4

PORT MAP(a => SYNTHESIZED_WIRE_0,

b => SYNTHESIZED_WIRE_1,

c => SYNTHESIZED_WIRE_2,

d => SYNTHESIZED_WIRE_3,

y => SYNTHESIZED_WIRE_4);

b2v_inst2 : d_trig

PORT MAP(clk => clk,

d => SYNTHESIZED_WIRE_4,

q => sout);

b2v_inst3 : nmcsq

PORT MAP(sx => SYNTHESIZED_WIRE_5,

data_in => data_in3,

k => SYNTHESIZED_WIRE_14,

cout => SYNTHESIZED_WIRE_0); b2v_inst4 : nmcsq

PORT MAP(sx => SYNTHESIZED_WIRE_7,

data_in => data_in2,

k => SYNTHESIZED_WIRE_14,

cout => SYNTHESIZED_WIRE_1); b2v_inst5 : nmcsq

PORT MAP(sx => SYNTHESIZED_WIRE_9,

data_in => data_in1,

k => SYNTHESIZED_WIRE_14,

cout => SYNTHESIZED_WIRE_2); b2v_inst6 : nmcsq

PORT MAP(sx => SYNTHESIZED_WIRE_11,

data_in => data_in0,

k => SYNTHESIZED_WIRE_14,

cout => SYNTHESIZED_WIRE_3); b2v_inst7 : nmkzq

PORT MAP(clk => clk,

b => SYNTHESIZED_WIRE_13,

a => SYNTHESIZED_WIRE_14); b2v_inst8 : sxcsq

PORT MAP(b => SYNTHESIZED_WIRE_13,

s3 => SYNTHESIZED_WIRE_5,

s2 => SYNTHESIZED_WIRE_7,

s1 => SYNTHESIZED_WIRE_9,

s0 => SYNTHESIZED_WIRE_11); END bdf_type;

系统的TESTBENCH如下:

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

use ieee.numeric_std.all;

entity keshe_all_tb is

end entity keshe_all_tb;

architecture keshe_all_tb_archi of keshe_all_tb is

component keshe_all

PORT ( clk : IN STD_LOGIC;

data_in0 : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

data_in1 : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

data_in2 : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

data_in3 : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

sout : OUT STD_LOGIC);

end component;

signal clk:std_logic;

signal data_in0 :STD_LOGIC_VECTOR(7 DOWNTO 0) := "11110000";

signal data_in1 :STD_LOGIC_VECTOR(7 DOWNTO 0) := "11001100";

signal data_in2 :STD_LOGIC_VECTOR(7 DOWNTO 0) := "10101010";

signal data_in3 :STD_LOGIC_VECTOR(7 DOWNTO 0) := "10011001";

signal sout:std_logic;

begin

dut:keshe_all

port map ( clk=>clk,data_in0=>data_in0,data_in1=>data_in1,data_in2=>data_in2, data_in3=>data_in3,sout=>sout);

tb_clk:process

begin

clk<='1';

wait for 20 ns;

clk<='0';

wait for 20 ns;

end process;

end architecture keshe_all_tb_archi;

系统的仿真图：

由仿真图可以看出，data_in0=11110000，data_in1=11001100，

data_in2=10101010,，data_in3=10011001，系统依次将4个并行8位数据转为串行数据输出，低位在前，高位在后。故先输出data_in3，为10011001,；然后输出data_in2，为01010101；在输出data_in1，为00110011，最后输出data_in0，

为00001111。

正交频分复用通信系统设计及其性能研究

正交频分复用通信系统设计及其性能研究 年级: 学号: 姓名: 专业: 指导老师: 二零一五年五月

摘要 由于OFDM技术出现了近四十年的时间，该技术在移动通信上已经得到快速发展。本论文主要研究OFDM系统的应用，介绍了OFDM技术的基本概念和发展历程，并简要阐述OFDM在无线移动技术中的发展前景。在介绍OFDM原理的同时，比较FDM与OFDM 的异同点，认识保护间隔和循环前缀对OFDM的意义，简述OFDM的优势和缺点，了解OFDM的关键技术，研究OFDM频域和时域的波形图，利用加窗技术来提高OFDM的功率谱密度。 关键字：正交频分复用；码间干扰；循环前缀；高斯白噪声

Abstract Because of OFDM technology emerged about forty years, it has developed rapidly in the field of mobile communications,This thesis mainly studies the application of OFDM system, introduces the basic concepts and development of the OFDM technology, besides, the thesis also describes the future development in wireless mobile technology. While introduce the principles of OFDM, comparing the similarities and differences between FDM and OFDM, understanding the significance of protection interval and cyclic prefix in OFDM,I described the advantages and disadvantages of OFDM briefly, and known the key technologies of OFDM,studied the domain waveform figure OFDM frequency domain and time domain, by using the window technology to improve the power spectral density of OFDM. Keywords: OFDM; ISI; CP; WGN

数字信号处理课设题目详细分解步骤

数字信号处理课程详细步骤分解 语音（音乐）信号滤波去噪的选题 课题具体内容 1.1、语音(音乐)信号的采集 要求学生利用Windows下的录音机，录制语音信号“大家好，我是***”，时间在2-3 s左右。或者网上下载一段格式为.wav的音乐。然后在Matlab软件平台下，利用函数wavread 对语音信号进行采样，记住采样频率和采样点数。通过wavread函数的使用，学生很快理解了采样频率、采样位数等概念。采集完成后在信号中加入一个单频噪声，设计的任务即为从含噪信号中滤除单频噪声，还原原始信号。 参考调用格式： [x,fs,bits]=wavread('e:\yuyin.wav'); % 输入参数为文件的全路径和文件名，输出的第一个参数是每个样本的值，fs是生成该波形文件时的采样率，bits是波形文件每样本的编码位数。 sound(x,fs,bits); % 按指定的采样率和每样本编码位数回放 N=length(x); % 计算信号x的长度 fn=2100; % 单频噪声频率，此参数可改 t=0:1/fs:(N-1)/fs; % 计算时间范围，样本数除以采样频率 x=x'; y=x+0.1*sin(fn*2*pi*t); sound(y,fs,bits); % 应该可以明显听出有尖锐的单频啸叫声 1.2、语音信号的频谱分析 要求学生首先画出语音信号的时域波形；然后对语音号进行快速傅里叶变换，得到信号的频谱特性，从而加深学生对频谱特性的理解。 参考调用格式： X=abs(fft(x)); Y=abs(fft(y)); % 对原始信号和加噪信号进行fft变换,取幅度谱 X=X(1:N/2); Y=Y(1:N/2); % 截取前半部分 deltaf=fs/2/N; % 计算频谱的谱线间隔 f=0:deltaf:fs/2-deltaf; % 计算频谱频率范围 用绘图命令分别画出加噪前后信号的时域和频域波形，注意：布局为2*2的子图，每个子图都分别加上横纵坐标，网格和标题。

移动通信原理课程设计-实验报告-

电子科技大学 通信抗干扰技术国家级重点实验室 实验报告 课程名称移动通信原理 实验内容无线信道特性分析； BPSK/QPSK通信链路搭建与误码性能分析； SIMO系统性能仿真分析 课程教师胡苏 成员姓名成员学号成员分工 独立完成必做题第二题，参与选做题SIMO仿 真中的最大比值合并模型设计 参与选做题SIMO仿真中的 等增益合并模型设计 独立完成必做题第一题 参与选做题SIMO仿真中的 选择合并模型设计

1，必做题目 1.1无线信道特性分析 1.1.1实验目的 1)了解无线信道各种衰落特性； 2)掌握各种描述无线信道特性参数的物理意义； 3)利用MATLAB中的仿真工具模拟无线信道的衰落特性。 1.1.2实验内容 1)基于simulink搭建一个QPSK发送链路，QPSK调制信号经过了瑞利衰 落信道，观察信号经过衰落前后的星座图，观察信道特性。仿真参数：信源比特速率为500kbps，多径相对时延为[0 4e-06 8e-06 1.2e-05]秒，相对平均功率为[0 -3 -6 -9]dB，最大多普勒频移为200Hz。例如信道设置如下图所示：

1.1.3实验仿真 (1)实验框图 （2）图表及说明 图一：Before Rayleigh Fading1 #上图为QPSK相位图，由图可以看出2比特码元有四种。

图二：After Rayleigh Fading #从上图可以看出，信号通过瑞利信道后，满足瑞利分布，相位和幅度发生随机变化，所以图三中的相位不是集中在四点，而是在四个点附近随机分布。 图三：Impulse Response #从冲激响应的图可以看出相位在时间上发生了偏移。

通信原理实验3

实验三FSK调制及解调实验 一、实验目的 1、掌握用键控法产生FSK信号的方法。 2、掌握FSK非相干解调的原理。 二、实验器材 1、主控&信号源、9号模块各一块 2、双踪示波器一台 3、连接线若干 三、实验原理 1、实验原理框图 FSK调制及解调实验原理框图 2、实验框图说明 基带信号与一路载波相乘得到1电平的ASK调制信号，基带信号取反后再与二路载波相乘得到0电平的ASK调制信号，然后相加合成FSK调制输出；已调信号经过过零检测来识别信号中载波频率的变化情况，通过上、下沿单稳触发电路再相加输出，最后经过低通滤波和门限判决，得到原始基带信号。 四、实验步骤 实验项目一FSK调制 概述：FSK调制实验中，信号是用载波频率的变化来表征被传信息的状态。本项目中，通过调节输入PN序列频率，对比观测基带信号波形与调制输出波形来验证FSK调制原理。 1、关电，按表格所示进行连线。

2、开电，设置主控菜单，选择【主菜单】→【通信原理】→【FSK数字调制解调】。将9号模块的S1拨为0000。调节信号源模块的W2使128KHz载波信号的峰峰值为3V，调节W3使256KHz载波信号的峰峰值也为3V。 3、此时系统初始状态为：PN序列输出频率32KH。 4、实验操作及波形观测。 （1）示波器CH1接9号模块TH1基带信号，CH2接9号模块TH4调制输出，以CH1为触发对比观测FSK调制输入及输出，验证FSK调制原理。 （2）将PN序列输出频率改为64KHz，观察载波个数是否发生变化。 答：PN序列输出频率增大后，载波个数会增多。 实验项目二FSK解调 概述：FSK解调实验中，采用的是非相干解调法对FSK调制信号进行解调。实验中通过对比观测调制输入与解调输出，观察波形是否有延时现象，并验证FSK解调原理。观测解调输出的中间观测点，如TP6（单稳相加输出），TP7（LPF-FSK），深入理解FSK解调过程。 1、保持实验项目一中的连线及初始状态。 2、对比观测调制信号输入以及解调输出：以9号模块TH1为触发，用示波器分别观测9号模块TH1和TP6（单稳相加输出）、TP7（LPF-FSK）、TH8（FSK解调输出），验证FSK解

频分复用原理及其应用研究

2015届学士学位论文 频分复用原理及其应用研究

频分复用原理及其应用研究 摘要频分复用(FDM)是通信系统中信号多路复用方式中的一种，本质上是依据频率来分隔信道的。频分复用技术在当今通信领域有着很重要的地位。根据性质和特点的不同频分复用还可以被细分为传统的频分复用(FDM)和正交频分复用(OFDM)。 本论文主要由以下几个部分组成。第一部分介绍频分复用基本原理，系统实现以及其应用特点；第二部分介绍正交频分复用的基本原理及DFT的实现；第三部分主要介绍在实际应用中当载波频率接近时，频谱会发生重叠，传统的频分复用解调效果容易出现失真，正交频分复用由于其载波的正交性特点,在频谱发生重叠时可以保证解调效果；最后通过MATLAB程序中的SIMULINK仿真图来表现正交频分复用的优越之处。 关键词频分复用；正交频分复用；MA TLAB仿真

Frequency division multiplexing principle and its application research Abstract Frequency division multiplexing (FDM) is a kind of signal multiplexing mode in communication system, which is divided by frequency channel essentially. Frequency division multiplexing technology is very widely used in today's communication. Frequency division multiplexing can also be divided into the traditional frequency division multiple(FDM) and orthogonal frequency division multiplexing(OFDM) depending on the nature and characteristics. This paper consists of the following parts. The basic principle of frequency division multiplexing, system implementation and its application characteristics are introduced in the first part . The basic principle of orthogonal frequency division multiplexing and its realization of DFT are introduced in the second part .Due to its characteristics ,orthogonal frequency division multiplexing can guarantee the demodulation compare with the traditional frequency division multiplexing when the carrier frequency is close to in the practical application, spectrum overlap happens ,which is introduced in the third part .Finally by SIMULINK of MA TLAB simulation diagram to show the superiority of the orthogonal frequency division multiplexing. Keywords Frequency division multiplexing; Orthogonal frequency division Multiplexing ;MA TLAB simulation

数字信号处理课设共18页文档

数字信号处理课程设计 姓名：刘倩 学号：201014407 专业：信息与计算科学 实验一：常见离散信号产生和实现 一、实验目的： 1、加深对常用离散信号的理解； 2、掌握matlab 中一些基本函数的建立方法。 二、实验原理： 1.单位抽样序列 在MATLAB 中可以利用zeros()函数实现。 如果)(n δ在时间轴上延迟了k 个单位，得到)(k n -δ即： 2．单位阶越序列 在MATLAB 中可以利用ones()函数实现。 3．正弦序列 在MATLAB 中 4．复指数序列 在MATLAB 中 5．指数序列 在MATLAB 中

实验内容：由周期为10的正弦函数生成周期为20的余弦函数。 实验代码： n=0:30; y=sin(0.2*pi*n+pi/2); y1=sin(0.1*pi*n+pi/2); subplot(121) stem(n,y); xlabel ('时间序列n');ylabel('振幅');title('正弦函数序列y=sin(0.2*pi*n+pi/2)'); subplot(122) stem(n,y1); xlabel ('时间序列n');ylabel('振幅'); title('正弦函数序列y=sin(0.2*pi*n+pi/2)'); 实验结果： 实验二：离散系统的时域分析 实验目的：加深对离散系统的差分方程、冲激响应和卷积分析方法的理解。实验原理：离散系统 其输入、输出关系可用以下差分方程描述： 输入信号分解为冲激信号， 记系统单位冲激响应 则系统响应为如下的卷积计算式：

当N k d k ,...2,1,0==时，h[n]是有限长度的（n ：[0，M]），称系统为FIR 系统；反之，称系统为IIR 系统。 在MATLAB 中，可以用函数y=filter(p,d,x)实现差分方程的仿真，也可以用函数 y=conv(x,h)计算卷积，用y=impz(p,d,N)求系统的冲激响应。 实验内容：用MATLAB 计算全解 当n>=0时，求用系数差分方程y[n]+y[n-1]-6y[n-2]=x[n]描述的一个离散时间系统对阶跃输入x[n]=8μ[n]的全解。 实验代码： n=0:7; >> [y,sf]=filter(1,[1 1 -6],8*ones(1,8),[-7 6]); >> y1(n+1)=-1.8*(-3).^n+4.8*(2).^n-2; >> subplot(121) >> stem(n,y); >> title('由fliter 函数计算结果'); >> subplot(122) >> stem(n,y1); >> title('准确结果'); 实验结果： 结果分析：有图可得由fliter 函数得出的结果与计算出的准确结果完全一致。 实验三FFT 算法的应用

通信原理课设-基于Systemview的通信系统的仿真

目录 第1章绪论 (1) 第2章 SystemView的基本介绍 (2) 第3章二进制振幅键控 2ASK (4) 3.1 2ASK调制系统 (4) 3.2 2ASK调制解调系统 (6) 3.3 2ASK系统仿真结果分析 (9) 第四章二进制频移键控 2FSK (10) 4.1 2FSK调制系统 (10) 4.2 2FSK调制解调系统 (12) 4.3 2FSK仿真结果分析 (17) 第5章二进制移相键控 2PSK (18) 5.1 2PSK调制系统 (18) 5.2 2PSK调制解调系统 (19) 5.3 2PSK仿真结果分析 (23) 第6章二进制差分移相键控 2DPSK (24) 6.1 2DPSK实验原理 (24) 6.2 2DPSK仿真结果分析 (29) 第7章实验总结 (30) 第8章参考文献 (30) 第9章谢辞 (32)

第1章绪论 通信按照传统的理解就是信息的传输，信息的传输离不开它的传输工具，通信系统应运而生，我们此次课题的目的就是要对调制解调的通信系统进行仿真研究。 数字信号的传输方式可以分为基带传输和带通传输。为了使信号在带通信道中传输，必须用数字基带信号对载波进行调制，以使信号与信道特性相匹配。在这个过程中就要用到数字调制。 在通信系统中，利用数字信号的离散取值特点通过开关键控载波，来实现数字调制，这种方法通常称为键控法，主要对载波的振幅，频率，和相位进行键控。键控主要分为：振幅键控，频移键控，相移键控三种基本的数字调制方式。 本次课程设计的目的是在学习以上三种调制的基础上，通过Systemview仿真软件，实现对2ASK,2FSK,2PSK,2DPSK等数字调制系统的仿真，同时对以上系统有深入的了解。 Systemview是美国ELANIX公司于1995年开始推出的软件工具，它为用户提供了一个完整的动态系统设计、仿真与分析的可视化软件环境，能进行模拟、数字、数模混合系统、线性和非线性系统的分析设计，可对线性系统进行拉氏变换和Z变换分析。 SystemView基本属于一个系统级工具平台，可进行包括数字信号处理（DSP）系统、模拟与数字通信系统、信号处理系统和控制系统的仿真分析，并配置了大量图符块（Token）库，用户很容易构造出所需要的仿真系统，只要调出有关图符块并设置好参数，完成图符块间的连线后运行仿真操作，最终以时域波形、眼图、功率谱、星座图和各类曲线形式给出系统的仿真分析结果。 在此次课程设计之前，先学会熟练掌握Systemview的用法，在该软件的配合下完成各个系统的结构图，还有调试结果图。 Systemview对系统的分析主要分为两大块，调制系统的分析和解调系统的分析。由于调制是解调的基础，没有调制就不可能有解调，为了表现解调系统往往需要很高的采样频率来减少滤波带来的解调失真，所以调制的已调信号通过波形模块观察起来不是很清楚，为了更好的弄清楚调制是怎么样的一个过程，在这里，我们把调制单独列出来，用较低的频率实现它，就能从单个周期上观察调制系统的运作模式，更深刻地表现调制系统的调制过程。

通信原理实验指导期末考试讲解

实验一CPLD可编程数字信号发生器实验 一、实验目的 1、熟悉各种时钟信号的特点及波形。 2、熟悉各种数字信号的特点及波形。 二、实验内容 1、熟悉CPLD可编程信号发生器各测量点波形。 2、测量并分析各测量点波形及数据。 3、学习CPLD可编程器件的编程操作。 三、实验器材 1、信号源模块一块 2、连接线若干 3、20M双踪示波器一台 四、实验原理 CPLD可编程模块用来产生实验系统所需要的各种时钟信号和各种数字信号。它由CPLD 可编程器件ALTERA公司的EPM240T100C5、下载接口电路和一块晶振组成。晶振JZ1用来产生系统内的32.768MHz主时钟。 1、CPLD数字信号发生器 包含以下五部分： 1)时钟信号产生电路 将晶振产生的32.768MH Z时钟送入CPLD内计数器进行分频，生成实验所需的时钟信号。通过拨码开关S4和S5来改变时钟频率。有两组时钟输出，输出点为“CLK1”和“CLK2”，S4控制“CLK1”输出时钟的频率，S5控制“CLK2”输出时钟的频率。 2)伪随机序列产生电路 通常产生伪随机序列的电路为一反馈移存器。它又可分为线性反馈移存器和非线性反馈移存器两类。由线性反馈移存器产生出的周期最长的二进制数字序列称为最大长度线性反馈移存器序列，通常简称为m序列。

以15位m 序列为例，说明m 序列产生原理。 在图1-1中示出一个4级反馈移存器。若其初始状态为（0123,,,a a a a ）＝（1,1,1,1），则在移位一次时1a 和0a 模2相加产生新的输入4110a =⊕=，新的状态变为（1234,,,a a a a ）＝（0,1,1,1），这样移位15次后又回到初始状态（1,1,1,1）。不难看出，若初始状态为全“0”,即“0,0,0,0”，则移位后得到的仍然为全“0”状态。这就意味着在这种反馈寄存器中应避免出现全“0”状态，不然移位寄存器的状态将不会改变。因为4级移存器共有24 =16种可能的不同状态。除全“0”状态外，剩下15种状态可用，即由任何4级反馈移存器产生的序列的周期最长为15。 a 3 a 2 a 1 a 0 + 输出 图1-1 15位m 序列产生 信号源产生一个15位的m 序列，由“PN ”端口输出，可根据需要生成不同频率的伪随机码，码型为111100010011010，频率由S4控制，对应关系如表1-2所示。 3) 帧同步信号产生电路 信号源产生8K 帧同步信号，用作脉冲编码调制的帧同步输入，由“FS ”输出。 4) NRZ 码复用电路以及码选信号产生电路 码选信号产生电路：主要用于8选1电路的码选信号；NRZ 码复用电路：将三路八位串行信号送入CPLD ，进行固定速率时分复用，复用输出一路24位NRZ 码，输出端口为“NRZ ”，码速率由拨码开关S5控制，对应关系见表1-2。 5) 终端接收解复用电路 将NRZ 码（从“NRZIN ”输入）、位同步时钟（从“BS ”输入）和帧同步信号（从“FSIN ”输入）送入CPLD ，进行解复用，将串行码转换为并行码，输出到终端光条（U6和U4）显示。 2、 24位NRZ 码产生电路 本单元产生NRZ 信号，信号速率根据输入时钟不同自行选择，帧结构如图1-2所示。帧长为24位，其中首位无定义（本实验系统将首位固定为0），第2位到第8位是帧同步码（7位巴克码1110010），另外16位为2路数据信号，每路8位。此NRZ 信号为集中插入帧同步

《通信原理课程设计》

信息工程学院 2014 / 2015学年第一学期 课程设计报告 课程名称：通信原理课程设计 专业班级：统本电信1201 学生学号：12610304152213 12520527151362 学生姓名：陈钰康 夏涛 指导教师：田亚楠

摘要 8PSK(8 Phase Shift Keying，8移相键控)是八进制相移键控，它是一种相位调制算法。相位调制（调相）是频率调制（调频）的一种演变，载波的相位被调整用于把数字信息的比特编码到每一词相位改变（相移）。 8PSK中的“PSK”表示使用移相键控方式，移相键控是调相的一种形式，用于表达一系列离散的状态，8PSK对应8种状态的PSK。如果是其一半的状态，即4种，则为QPSK，如果是其2倍的状态，则为16PSK。因为8PSK拥有8种状态，所以8PSK每个符号(symbol)可以编码3个比特(bits)。8PSK抗链路恶化的能力（抗噪能力）不如QPSK，但提供了更高的数据吞吐容量。本次课程设计过程中，利用了MATLAB7.1仿真实现了8PSK信号的调制与解调，并仿真8PSK载波调制信号在高斯白噪声信道下的误码率及误比特率性能，并用MATLAB仿真出了调制信号、载波信号及已调信号的波形图和频谱图。并在高斯白噪声下，讨论了8PSK 误码率及误比特率性能。 关键字：8PSK;载波的调制；解调;

目录 一．设计内容及要求（PSK信号的仿真） (1) 二．相关理论知识的论述分析 (1) 2. 1.1、8PSK的概念 (1) 2. 1.2、8PSK的特点 (1) 2.2.1、 PSK的调制 (2) 2.2.2、调制的概念 (2) 2.2.3、调制的种类 (2) 2.2.4、调制的作用 (3) 2.2.5、调制方式 (3) 三．系统原理框图及分析(8PSK的原理) (3) 四．完整的设计仿真过程 (4) 五．仿真结果输出及结论 (6) 六．仿真调试中出现的错误、原因及排除方法 (7) 七．总结本次设计，指出设计的核心及应用价值，提出改进意见和展望 (7) 八．收获、体会 (7) 九．参考文献 (8)

通信原理实验报告

实验一、PCM编译码实验 实验步骤 1. 准备工作：加电后，将交换模块中的跳线开关KQ01置于左端PCM编码位置，此时MC145540工作在PCM编码状态。 2. PCM串行接口时序观察 （1）输出时钟和帧同步时隙信号观测：用示波器同时观测抽样时钟信号（TP504）和输出时钟信号（TP503），观测时以TP504做同步。分析和掌握PCM编码抽样时钟信号与输出时钟的对应关系（同步沿、脉冲宽度等）。 （2）抽样时钟信号与PCM编码数据测量：用示波器同时观测抽样时钟信号（TP504）和编码输出数据信号端口（TP502），观测时以TP504做同步。分析和掌握PCM编码输出数据与抽样时钟信号（同步沿、脉冲宽度）及输出时钟的对应关系。 3. PCM编码器 （1）方法一： （A）准备：将跳线开关K501设置在测试位置，跳线开关K001置于右端选择外部信号,用函数信号发生器产生一个频率为1000Hz、电平为2Vp-p的正弦波测试信号送入信号测试端口J005和J006（地）。 （B）用示波器同时观测抽样时钟信号（TP504）和编码输出数据信号端口（TP502），观测时以TP504做同步。分析和掌握PCM编码输出数据与抽样时钟信号（同步沿、脉冲宽度）及输出时钟的对应关系。分析为什么采用一般的示波器不能进行有效的观察。 （2）方法二： （A）准备：将输入信号选择开关K501设置在测试位置，将交换模块内测试信号选择开关K001设置在内部测试信号（左端）。此时由该模块产生一个1KHz的测试信号，送入PCM编码器。（B）用示波器同时观测抽样时钟信号（TP504）和编码输出数据信号端口（TP502），观测时以内部测试信号（TP501）做同步（注意：需三通道观察）。分析和掌握PCM编码输出数据与帧同步时隙信号、发送时钟的对应关系。 4. PCM译码器 （1）准备：跳线开关K501设置在测试位置、K504设置在正常位置，K001置于右端选择外部信号。此时将PCM输出编码数据直接送入本地译码器，构成自环。用函数信号发生器产生一个频率为1000Hz、电平为2Vp-p的正弦波测试信号送入信号测试端口J005和J006（地）。 （2） PCM译码器输出模拟信号观测：用示波器同时观测解码器输出信号端（TP506）和编码器输入信号端口（TP501），观测信号时以TP501做同步。定性的观测解码信号与输入信号的关系：质量、电平、延时。 5. PCM频率响应测量：将测试信号电平固定在2Vp-p，调整测试信号频率，定性的观测解码恢复出的模拟信号电平。观测输出信号信电平相对变化随输入信号频率变化的相对关系。

数字信号处理课程设计

数字信号处理 课 程 设 计 院系：电子信息与电气工程学院 专业：电子信息工程专业 班级：电信班 姓名： 学号： 组员：

摘要 滤波器设计在数字信号处理中占有极其重要的地位，FIR数字滤波器和IIR 滤波器是滤波器设计的重要组成部分。利用MATLAB信号处理工具箱可以快速有效地设计各种数字滤波器。课题基于MATLAB有噪音语音信号处理的设计与实现，综合运用数字信号处理的理论知识对加噪声语音信号进行时域、频域分析和滤波。通过理论推导得出相应结论，再利用 MATLAB 作为编程工具进行计算机实现。在设计实现的过程中，使用窗函数法来设计FIR数字滤波器，用巴特沃斯、切比雪夫和双线性变法设计IIR数字滤波器，并利用MATLAB 作为辅助工具完成设计中的计算与图形的绘制。通过对对所设计滤波器的仿真和频率特性分析，可知利用MATLAB信号处理工具箱可以有效快捷地设计FIR和IIR数字滤波器，过程简单方便，结果的各项性能指标均达到指定要求。 关键词数字滤波器 MATLAB 窗函数法巴特沃斯

目录 摘要 (1) 1 引言 (1) 1.1课程设计目的 (1) 1.2 课程设计内容及要求 (1) 1.3课程设计设备及平台 (1) 1.3.1 数字滤波器的简介及发展 (1) 1.3.2 MATLAB软件简介 (2) 2 课程设计原理及流程 (4) 3.课程设计原理过程 (4) 3.1 语音信号的采集 (4) 3.2 语音信号的时频分析 (5) 3.3合成后语音加噪声处理 (7) 3.3.1 噪声信号的时频分析 (7) 3.3.2 混合信号的时频分析 (8) 3.4滤波器设计及消噪处理 (10) 3.4.1 设计IIR和FIR数字滤波器 (10) 3.4.2 合成后语音信号的消噪处理 (13) 3.4.3 比较滤波前后语音信号的波形及频谱 (13) 3.4.4回放语音信号 (15) 3.5结果分析 (15) 4 结束语 (15) 5 参考文献 (16)

通信原理课程设计报告(基于Matlab)

2DPSK调制与解调系统的仿真 设计原理 (1) 2DPSK信号原理 1.1 2DPSK信号原理 2DPSK方式即是利用前后相邻码元的相对相位值去表示数字信息的一种方式。现假设用Φ表示本码元初相与前一码元初相之差，并规定：Φ＝0表示0码，Φ＝π表示1码。则数字信息序列与2DPSK信号的码元相位关系可举例表示如2PSK信号是用载波的不同相位直接去表示相应的数字信号而得出的，在接收端只能采用相干解调，它的时域波形图如图2.1所示。 图1.1 2DPSK信号 在这种绝对移相方式中，发送端是采用某一个相位作为基准，所以在系统接收端也必须采用相同的基准相位。如果基准相位发生变化，则在接收端回复的信号将与发送的数字信息完全相反。所以在实际过程中一般不采用绝对移相方式，而采用相对移相方式。定义为本码元初相与前一码元初相之差，假设： →数字信息“0”； →数字信息“1”。 则数字信息序列与2DPSK信号的码元相位关系可举例表示如下： 数字信息： 1 0 1 1 0 1 1 1 0 1 DPSK信号相位：0

或 ： 1.2 2DPSK 信号的调制原理 一般来说，2DPSK 信号有两种调试方法，即模拟调制法和键控法。2DPSK 信号的的模拟调制法框图如图1.2.1所示，其中码变换的过程为将输入的单极性不归零码转换为双极性不归零码。 图1.2.1 模拟调制法 2DPSK 信号的的键控调制法框图如图1.2.2所示，其中码变换的过程为将输入的基带信号差分，即变为它的相对码。选相开关作用为当输入为数字信息“0” 时接相位0，当输入数字信息为“1”时接pi 。 图1.2.2 键控法调制原理图 1.3 2DPSK 信号的解调原理 2DPSK 信号最常用的解调方法有两种，一种是极性比较和码变换法，另一种是差分相干解调法。 码变换 相乘 载波 s(t) e o (t)

通信原理实验一

实验一：信号源实验 第一部分 CPLD可编程逻辑器件实验 一、实验目的 1．了解ALTERA公司的CPLD可编程器件EPM240； 2．了解本模块在实验系统中的作用及使用方法； 3．掌握本模块中数字信号的产生方法。 二、实验仪器 1．时钟与基带数据发生模块，位号：G 2．示波器1台 三、实验原理 CPLD可编程模块（时钟与基带数据发生模块，芯片位号：4U01）用来产生实验系统所需要的各种时钟信号和数字信号。它由CPLD可编程器件ALTERA公司的EPM240、下载接口电路（4J03）和一块晶振（4JZ01）组成。晶振用来产生16.384MHz系统内的主时钟，送给CPLD芯片生成各种时钟和数字信号。本实验要求实验者了解这些信号的产生方法、工作原理以及测量方法，理论联系实践，提高实际操作能力。 m序列是最被广泛采用伪随机序列之一，除此之外，还用到其它伪随机码，如Gold序列等，本模块采用m序列码作为系统的数字基带信号源使用，在示波器上可形成稳定的波形，方便学生观测分析。下面介绍的m序列原理示意图和仿真波形图都是在MAX+PLUS II软件环境下完成。其中，RD输入低电平脉冲，防止伪随机码发生器出现连0死锁，其对应仿真波形的低电平脉冲。CLK为时钟脉冲输入端。OUT为m序列伪随机码输出。 下图3-1、图3-2为三级m序列发生器原理图和其仿真波形图。在实验模块中的clk为2KHZ时钟，输出测试点为4P02，m序列输出测试点为4P01。 图3-1 三级m序列发生器原理图（M=7）

图3-2 三级m序列仿真波形图 下图3-3、图3-4为四级m序列发生器原理图和其仿真波形图。 图3-3 四级m序列发生器原理图（M=15） 下图3-5、图3-6为五级m序列发生器原理图和其仿真波形图。 图3-5 五级伪随机码发生器原理图 图3-6 五级伪随机码仿真波形图 图3-7中介绍是异步四级2分频电路，其特点是电路简单，但由于其后级触发器的触发脉冲要待前级触发器的状态翻转之后才能产生，因此其工作速率较低。在对分频输出时钟的相位关系要求严格的情况下，一般采用同步分频法，具体实现原理请同学自己整理。图3-8为异步四级2分频电路仿真波形 图。

FDMA频分复用系统设计

山东轻工业学院 课程设计任务书 学院电子信息与控制工程学院专业通信工程 姓名班级学号 题目频分复用系统设计 主要内容： 综合运用数字信号处理的理论知识进行频谱分析和滤波器设计，从而加深对所学知识的理解，建立概念，加深理解滤波、FDM等的综合应用。设计5~8路基带信号（带宽相同）进行FDM传输的一个系统，调制方式可以选择DSB、SSB、AM或VSB，也可以采用多采样率系统实现；在接收端进行解复用和解调，恢复出原始的各路基带信号。 基本要求 （1）掌握数字信号处理的基本概念、基本原理和基本方法；掌握DFT对模拟信号进行频谱分析的方法；掌握设计FIR和IIR数字滤波器的方法； （2）掌握FDM系统的原理及简单实现方法 （3）设计出系统模块图，记录仿真结果； （4）对结果进行分析，写出设计报告。 主要参考资料 [1]高西全，丁玉美. 数字信号处理(第三版). 西安电子科技大学出版社. 2009.01 [2]A.V.奥本海姆，R.W.谢弗. 离散时间数字信号处理.(第二版) . 西安交通大学出版社. 2004.09 [3]胡广书. 数字信号处理. 清华大学出版社. [4]matlab数字信号处理的相关资料 [5]樊昌信. 通信原理. 国防工业出版社. 2008 完成期限：自 2012 年 6 月 28 日至 2012年 7 月 13 日 指导教师：张凯丽教研室主任：

目录 1 设计任务及要求 1.1 设计任务 1.2 设计要求 2 设计作用及其目的 3 设计过程及原理 3.1 频分复用通信系统模型建立3.2 信号的调制 3.3 系统的滤波器设计 3.4 信道噪声 4.基于simulink的FDMA仿真5参数设置 6频谱波形分析 7实验心得及体会 8 参考文献

通信原理课程设计

通信原理课程设计 院（系）：通信工程系 班级：通信10-1班 姓名： 学号： 1 课程设计要求

产生两路模拟语音信号，经过pcm编码、时分复用、DPSK调制经过同一个信道单向传输到对应的接收端。常用的三个模块;simulink、通信模块、信号处理模块。 2 数字通信系统的组成原理说明 通常，按照信道中传输的是模拟信号还是数字信号，相应的把通信系统分为模拟通信系统和数字通信系统。又因数字通信系统拥有如下特点：⑴抗干扰能力强，无噪声积累。⑵保密性能好。⑶便于组成现代化数字通信网，便于实现多媒体通信。得到了广泛的应用。 实现数字通信，首先必须使发送端发出的模拟信号变为数字信号，这个过程称为“模数转换”。模拟信号数字化最基本的方法有三个过程，第一步是“抽样”，就是对连续的模拟信号进行离散化处理，可以以相等的时间间隔来抽取模拟信号的样值，也可以不等间隔抽取。第二步是“量化”，将模拟信号样值变换到最接近的数字值。因抽样后的样值在时间上虽是离散的，但在幅度上仍是连续的，量化过程就是把幅度上连续的抽样也变为离散的。第三步是“编码”，就是把量化后的样值信号用一组二进制数字代码来表示，最终完成模拟信号的数字化。数字信号送入数字网进行传输。在传输数字信号时候，为了提高传输质量，提高传输的可靠性，通常要进行调制，调制的方式有多种，例如二进制相移键控2PSK，二进制频移键控2FSK，二进制振幅键控2ASK，差分二进制相移键控2DPSK 等等。为了提高传输是新到的利用率，在调制之前，可将多路信号进行复用，包括频分复用，时分复用等等，通常数字通信系统中常用的的是时分复用。在接收端则是一个还原过程，把接收到得信号进行解调制，解复用申城多路数字信号。再把每一路数字信号解码变为模拟信号，即“数模转换”，从而再现原始信号。数字通信系统模型如图所示。 3 PCM基本原理

通信原理实验报告

通信原理实验报告 实验一抽样定理 实验二 CVSD编译码系统实验 实验一抽样定理 一、实验目的 所谓抽样。就是对时间连续的信号隔一定的时间间隔T 抽取一个瞬时幅度值（样值），即x(t)*s(t)=x(t)s(t)。在一个频带限制在（0，f h）内的时间连续信号f（t），如果以小于等于1/(2 f h)的时间间隔对它进行抽样，那么根据这些抽样值就能完全恢复原信号。 抽样定理告诉我们：如果对某一带宽有限的时间连续信号（模拟信号）进行抽样，且抽样速率达到一定数值时，那么根据这些抽样值就能准确地还原信号。这就是说，若要传输模拟信号，不一定要传输模拟信号本身，可以只传输按抽样定理得到的抽样值。 二、功能模块介绍 1.DDS 信号源：位于实验箱的左侧 （1）它可以提供正弦波、三角波等信号，通过连接P03 测试点至PAM 脉冲调幅模块的32P010 作为脉冲幅度调制器的调制信号x(t)。抽样脉冲信号则是通过P09 测试点连至PAM 脉冲调幅模块。 （2）按下复合式按键旋钮SS01，可切换不同的信号输出状态，例如D04D03D02D01=0010 对应的是输出正弦波，每种LED 状态对应一种信号输出，具体实验板上可见。 （3）旋转复合式按键旋钮SS01，可步进式调节输出信号的频率，顺时针旋转频率每步增加100Hz,逆时针减小100Hz。 （4）调节调幅旋钮W01，可改变P03 输出的各种信号幅度。 2.抽样脉冲形成电路模块 它提供有限高度，不同宽度和频率的抽样脉冲序列，可通过P09 测试点连线送到PAM 脉冲调幅模块32P02，作为脉冲幅度调制器的抽样脉冲s(t)。P09 测试点可用于抽样脉冲的连接和测量。该模块提供的抽样脉冲频率可通过旋转SS01 进行调节，占空比为50%。 3.PAM 脉冲调幅模块 它采用模拟开关CD4066 实现脉冲幅度调制。抽样脉冲序列为高电平时，模拟开关导通，有调制信号输出；抽样脉冲序列为低电平，模拟开关断开，无信号输出。因此，本模块实现的是自然抽样。在32TP01 测试点可以测量到已调信号波形。 调制信号和抽样脉冲都需要外接连线输入。已调信号经过PAM 模拟信道（模拟实际信道的惰性）的传输，从32P03 铆孔输出，可能会产生波形失真。PAM 模拟信道电路示意图如下图所示，32W01（R1）电位器可改变模拟信道的传输特性。

电力系统网络通信作业答案教学内容

电力系统网络通信作 业答案

一、 1.通信系统的组成：通信系统由信息发送者(信源)、信息接收者(信宿)和处理、传输信息的各种设备共同组成。 2.通信网的组成：从物理结构或从硬件设施方面去看，它由终端设备、交换设备及传输链路三大要素组成。终端设备主要包括电话机、PC机、移动终端、手机和各种数字传输终端设备，如PDH端机、SDH光端机等。交换节点包括程控交换机、分组交换机、ATM交换机、移动交换机、路由器、集线器、网关、交叉连接设备等等。传输链路即为各种传输信道，如电缆信道、光缆信道、微波、卫星信道及其他无线传输信道等。 3.电力系统的主要通信方式：电力线载波通信：是利用高压输电线作为传输通路的载波通信方式，用于电力系统的调度通信、远动、保护、生产指挥、行政业务通信及各种信息传输。光纤通信：是以光波为载波，以光纤为传输媒介的一种通信方式。微波通信：是指利用微波(射频)作载波携带信息，通过无线电波空间进行中继（接力）的通信方式。卫星通信：是利用人造地球卫星作为中继站来转发无线电波，从而进行两个或多个地面站之间的通信。移动通信：是指通信的双方中至少有一方是在移动中进行信息交换的通信方式。 4.名词解释通信系统：从信息源节点（信源）到信息终节点（信宿）之间完成信息传送全过程的机、线设备的总体，包括通信终端设备及连接设备之间的传输线所构成的有机体系。 二、 1.数字通信系统模型： 2.根据是否采用调制，通信系统分为：基带传输系统和频带传输系统。

3.传输多路信号的复用方式有：频分复用（FDM）、时分复用（TDM）、码分复用(CDM)、波分复用(WDM)、空分复用（SDM）。 5.香农公式连续信道的信道容量取决于：信号的功率S；信道带宽B；信道信噪比S/N。 6.按照调制信号m(t)对载波信号c(t)不同参数的控制，调制方式分为：幅度调制、频率调制、相位调制。 7.调制的作用：（1）进行频谱搬移.把调制信号的频谱搬移到所希望的位置上，从而将调制信号转换成适合于信道传输的已调信号.（2）实现信道多路复用，提高信道的频带利用率.（3）通过选择不同的调制方式改善系统传输的可靠性。 8.比较调制方式中调幅（AM）、抑制载波的双边带调制(DSB)、单边带调制(SSB)的功率利用率和频带利用率：AM功率利用率低,信号频带较宽，频带利用率不高；DSB节省了载波功率，功率利用率提高了，但它的频带宽度仍是调制信号带宽的2倍，频带利用率不高；SSB的功率利用率和频带利用率都较高。 9.模拟信号数字化传输的编码方式分为：波形编码：脉冲编码调制(PCM)、自适应差分脉冲编码调制（ADPCM）、增量调制（ΔM）；参数编码：线性预测编码LP；混合编码：MPLPC和CELP 10.适合基带传输的常用码型是AMI和HDB3码，比较其特点：AMI码对应的基带信号是正负极性交替的脉冲序列，而0电位保持不变的规律，AMI的功率谱中不含有直流成分，高低频分量少，能量集中在频率为1/2码速处.AMI码的编译码电路简单，便于利用传号极性交替规律观察误码情况;HDB3码保持了AMI码的优点，同时使连“0”个数不超过3个。

设计数字信号处理课程设计

语音信号滤波去噪报告书 课程：数字信号处理 指导老师: 完成组员： 完成日期： 2013.01.05

摘要本课程设计主要是下载一段语音信号，绘制其波形并观察其频谱。然后在该语言信号中加一个噪音，利用布莱克曼和矩形窗窗设计一个FIR滤波器，对该语音信号进行虑噪处理，然后比较滤波前后的波形与频谱。在本课程设计中，是用MATLAB的集成环境完成一系列的设计。首先对加噪的语音信号进行虑波去噪处理，再比较滤波前后的频率响应曲线，若一样则满足所设计指标，否则不满足。也可以调用函数sound听滤波前后其语音信号是否带有噪声。若无噪声也说明该滤波器的设置也是成功的。 关键词语音信号；MATLAB； FIR滤波器；滤波去噪； 1 引言 人们在语音通信的过程中将不可避免的会受到来自周围环境的干扰，例如传输媒介引入的噪声，通信设备内部的电噪声，乃至其他讲话者的话音等。正因为有这些干扰噪声的存在，接受者接受到的语音已不是原始的纯净语音信号，而是受噪声干扰污染的带噪声语音信号。而本课程设计就是利用MATLAB集成环境用布莱克曼窗的方法设计一个FIR滤波器，对语音信号进行滤波去噪处理，并将虑噪前后的频谱图进行对比。 1.1 课程设计目的 数字信号处理课程设计是数字信号处理课程的重要实践性环节，是学生在校期间一次较全面的工程师能力训练，在实现学生总体培养目标中占有重要地位。综合运用本课程的理论知识进行频谱分析以及滤波器设计，通过理论推导得出相应结论，并利用MATLAB作为编程工具进行计算机实现，从而复习巩固了课堂所学的理论知识，提高了对所学知识的综合应用能力，并从实践上初步实现了对数字信号的处理。本课程设计能使学生对通信工程领域各种技术的DSP实现的设计有较熟练的掌握。且通过自身的实践，对DSP的设计程序、内容和方法有更深入的掌握，提高实际运用的能力。并可综合运用这些知识解决一定