内存容限测试的分析及优化方案
上海交通大学硕士学位论文
目录
第一章绪论 (1)
1.1 内存测试的概述 (1)
1.1.1 内存错误的分类与原因分析 (1)
1.1.2 测试的意义、复杂性与要求 (2)
1.2 内存测试的分类 (3)
1.2.1 芯片级（chip-level）测试 (3)
1.2.2 系统级（system-level）测试 (3)
1.3 内存测试算法 (4)
1.3.1 算法的定义与作用 (4)
1.3.2 主要的内存测试算法 (5)
1.3.3 对现有算法的总结 (6)
1.4 论文结构 (7)
1.5 本章小结 (8)
第二章现行的内存容限测试系统的分析和研究 (9)
2.1 内存容限测试的原理与分类 (9)
2.1.1 SSTL接口标准 (9)
2.1.2 电压容限测试 (13)
2.1.3 频率容限测试 (13)
2.2 现行的容限测试系统简介 (13)
2.2.1 测试系统的组成和连接 (13)
2.2.2 工作机制 (14)
2.3 现行的容限测试系统的关键技术 (15)
2.3.1 控制软件配置 (15)
2.3.2 Data Pattern Generator (16)
2.3.3 单一步进的电压调节策略 (17)
2.3.4 电压和频率控制器 (18)
2.4 现行的容限测试系统的缺陷分析 (18)
2.4.1 测试时间问题 (18)
2.4.2 测试准确度问题 (19)
IV
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2.4.3 测试的可扩展性问题 (20)
2.5 本章小结 (20)
第三章内存容限测试系统优化方案的设计和实现 (21)
3.1 系统整体结构 (21)
3.1.1 优化系统的组成和连接 (21)
3.1.2 功能模块和层次结构 (21)
3.2 Boundary Location边界定位策略 (22)
3.2.1 内存映射 (22)
3.2.2 边界定位 (24)
3.2.3 实现过程 (25)
3.3 多阶段电压调节策略 (27)
3.3.1 原理分析 (28)
3.3.2 实现过程 (29)
3.4 基于APIC的多处理器核测试 (31)
3.4.1 MP Service和APIC (31)
3.4.2 多处理器核测试的实现过程 (32)
3.5 任务模板设计 (35)
3.5.1 自动特性控制软件 (35)
3.5.2 Control Flow Usage Model (36)
3.5.3 定义Task type任务类型 (37)
3.5.4 Test template设计 (37)
3.6 本章小结 (38)
第四章性能评估及实验调试 (40)
4.1 内存容限测试优化方案的评估 (40)
4.1.1 实验样例简介 (40)
4.1.2 主机系统的配置 (40)
4.1.3 电压/频率控制器和硬件调试工具的硬件配置 (41)
4.1.4 实验参数设置和任务执行 (42)
4.1.5 测试监控和调试 (43)
4.2 重要性能评价、性能分析和数据结果分析 (43)
4.2.1 实验测试组合和评测标准 (43)
4.2.2 测试用时(Test Duration) (45)
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4.2.3 测试并行性(Test Parallelism) (48)
4.2.4 测试准确性和稳定性 (50)
4.2.5 总结 (53)
4.3 本章小结 (54)
第五章总结 (55)
5.1 主要工作及创新点 (55)
5.2 工作不足及后续工作安排 (55)
参考文献 (57)
附录1日志文件中的内存映射部分 (60)
附录2日志文件中的多阶段电压调节结果部分 (62)
附录3优化系统和现行系统的24组配置下的数据标准差 (63)
致谢 (64)
攻读学位期间发表的学术论文 (65)
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图录
图1-1典型的内存生产流程图 (3)
图1-2C HECKERBOARD算法示意图 (5)
图2-1SSTL输入电压等级 (9)
图2-2AC输入测试信号波形图 (11)
图2-3典型的输出缓冲（驱动器）环境 (11)
图2-4电压比较器的传输特性曲线 (12)
图2-5数据的建立时间和保持时间 (12)
图2-6现行容限测试系统的系统连接图 (14)
图2-7控制软件中的A CTION T AB页面 (15)
图2-8RST P RO C ARD的R AM T EST测试运行窗口 (16)
图2-9单一步进电压调节策略流程图 (17)
图3-1优化测试系统的物理连接图 (21)
图3-2优化测试系统的功能模块图 (22)
图3-3系统主板内存插槽的物理视图 (23)
图3-4内存的系统视图 (23)
图3-5系统的内存映射 (24)
图3-6总线0设备18H功能1的寄存器 (26)
图3-7总线0设备18H 功能2的寄存器 (26)
图3-8边界定位策略的流程图 (27)
图3-9多阶段电压调节策略流程图 (30)
图3-10多处理器系统结构[31] (31)
图3-11APIC配置图[31] (32)
图3-12APIC ID寄存器 (32)
图3-13ICR L OW寄存器 (33)
图3-14ICR L OW寄存器B IT[15:0] (33)
图3-15基于APIC的多处理器核测试的实现代码 (34)
图3-16自动特性控制软件的应用接口结构 (36)
图3-17主要使用模型 (36)
图3-18第二使用模型 (37)
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图4-1DAC连接示意图 (41)
图4-2参考电压线路 (41)
图4-3电源和重启开关的设置 (42)
图4-4连接状态图 (43)
图4-5日志文件中的电压容限值 (45)
图4-6优化系统和现行系统在不同配置下的平均电压调节次数对比图 (46)
图4-7优化系统和现行系统在不同R ANK配置下的平均测试用时对比图 (47)
图4-8优化系统和现行系统在不同的品牌内存下的平均测试用时对比图 (47)
图4-9优化系统和现行系统在不同的电压和频率下的平均测试用时对比图 (48)
图4-10现行系统的并行测试方案与测试时间 (49)
图4-11优化系统的并行测试方案与测试时间 (50)
图4-12优化系统和现行系统的5次测试的平均容限值比较图 (52)
图4-13优化系统和现行系统的5次测试结果的标准差比较图 (52)
图4-14优化系统和现行系统在24种不同配置下的5次测试标准差比较图 (53)
VIII
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表录
表1-1M ARCH测试算法故障覆盖率表 (7)
表2-1DC和AC的输入逻辑等级表 (10)
表2-2AC输入测试条件 (10)
表3-1不同电压调节阶段的测试算法集合[22] (28)
表4-1本实验的内存和频率测试组合 (44)
表4-2本实验所有的内存测试组合 (44)
表4-3现行系统和优化系统的物理连接比较表 (48)
表4-4优化系统和现行系统的测试并行性比较表 (50)
表4-5现行系统5次测试单一内存配置的数据差异表 (51)
表4-6优化系统5次测试单一内存配置的数据差异表 (51)
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第一章绪论
1.1内存测试的概述
内存是现代计算机平台中的关键部件之一。计算机运行的程序，如Windows 操作系统，一般都是安装在硬盘等外存上的，但仅此是不能使用其功能的，必须把它们调入内存中运行，才能真正使用其功能。内存中存放的是正在被程序处理的数据或者代码，计算机的运行性能除了CPU中央处理器之外，很大程度地决定于内存。
内存测试就是为了确保信号数量众多、时序复杂的内存总线在高强度的程序运行中的正常工作，它伴随着内存的诞生而出现，并随着内存的发展更新也不断地推陈出新。
1.1.1内存错误的分类与原因分析
内存作为计算机平台的一个重要的组成部分，既有自身可能存在的缺陷，又有与系统平台的兼容性问题。内存是存储器的一种，它是一个高密度的设计，在检测中通常是将物理故障模型转化为逻辑故障，通过检测故障模型达到检测物理缺陷。由文献[1-4] 可知，存储器的故障可以分为：存储单元阵列故障、译码部分逻辑故障和读写控制逻辑故障。
存储单元作为内存的基本元素，既可能发生由于内存工艺造成的单个单元的损坏，也可能由于不同的存储单元之间发生短路、断路导致的失效，还可能由于译码器、敏感放大器故障等等这些部件发生功能故障。根据存储单元故障发生的表现形式主要可以分为以下几种[1-4]：
?固定故障（Stuck-At Fault, 简称SAF），表现为一个或多个存储单元的一位或多位固定为“1”或“0”。
?单元开路故障（Stuck-At Fault，简称SOPF），表现为某个单元的存储内容无法获取，这时候存储器输出不确定，可能是固定在“1”或者“0”，也
可能输出放大器的上一次数据，还可能是随机的。
?状态转换故障（Transition Fault，简称TF），可分为向上转换故障和向下转换故障。向上转换故障是指不能从“0”变到“1”，向下转换故障是指
不能从“1”变到“0”。
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