Ncverilog_的一些经验
Ncverilog 的一些经验
1.Verilog和Ncverilog命令使用库文件或库目录
ex). ncverilog -f run.f -v lib/lib.v -y lib2 +libext+.v //一般编译文件在run.f中, 库文件在lib.v中,lib2目录中的.v文件系统自动搜索使用库文件或库目录,只编译需要的模块而不必全部编译
2.Verilog Testbench信号记录的系统任务:
1). SHM数据库可以记录在设计仿真过程中信号的变化. 它只在probes有效的时间内记录你set probe on的信号的变化.
ex). $shm_open("waves.shm"); //打开波形数据库
$shm_probe(top, "AS"); // set probe on "top",
第二个参数: A -- signals of the specific sc rope
S -- Ports of the specified s cope and below, excluding library cells
C -- Ports of the specified s cope and below, including library cells
AS -- Signals of the specifie d scope and below, excluding library cells
AC -- Signals of the specifie d scope and below, including library cells
还有一个 M ,表示当前scope的m emories, 可以跟上面的结合使用, "AM" "AMS" "AMC"
什么都不加表示当前scope的por ts;
$shm_close //关闭数据库
2). VCD数据库也可以记录在设计仿真过程中信号的变化. 它只记录你选择的信号的变化.
ex). $dumpfile("filename"); //打开数据库
$dumpvars(1, top.u1); //scope = top.u1, depth = 1
第一个参数表示深度, 为0时记录所有深度; 第二个参数表示scope,省略时表当前的scope.
$dumpvars; //depth = all scope = all
$dumpvars(0); //depth = all scope = current $dumpvars(1, top.u1); //depth = 1 scope = top. u1
$dumpoff //暂停记录数据改变,信号变化不写入库文件中
$dumpon //重新恢复记录
3). Debussy fsdb数据库也可以记录信号的变化,它的优势是可以跟debus sy结合,方便调试.
如果要在ncverilog仿真时,记录信号, 首先要设置debussy:
a. setenv LD_LIBRARY_PATH :$LD_LIBRARY_PATH
(path for debpli.so file (/share/PLI/nc_xl//nc_loadpli1)) b. while invoking ncverilog use the +ncloadpli1 option.
ncverilog -f run.f +debug +ncloadpli1=debpli:deb_PLIPtr fsdb数据库文件的记录方法,是使用$fsdbDumpfile和$fsdbDumpvars系统函数,使用方法参见VCD
注意: 在用ncverilog的时候,为了正确地记录波形,要使用参数: "+acces s+rw", 否则没有读写权限
3. ncverilog编译的顺序: ncverilog file2 file1 ....
有时候这些文件存在依存关系,如在file2中要用到在file1中定义的变量,这时候就要注意其编译的顺序是从后到前,就先编译file2然后才是file1.
4. 信号的强制赋值force
首先, force语句只能在过程语句中出现,即要在initial 或者 always 中间. 去除force 用 release 语句.
initial begin force sig1 = 1'b1; ... ; release sig1; end force可以对wire赋值,这时整个net都被赋值; 也可以对reg赋值.
ncverilog使用
ncverilog是shell版的，nclaunch是以图形界面为基础的，二者调用相同内核；ncverilog的执行有三步模式和单步模式，在nclaunch中对应multiple step和single step
ncverilog的三步模式为：ncvlog(编译) ncelab(建立snapshot文件) ncsim(对snapshot文件进行仿真)
基于shell的ncverilog操作(尤其是单步模式)更适合于大批量操作
ncverilog的波形查看配套软件是simvision，其中包含原理图、波形、信号流等查看方式
三命令模式：
ncvlog -f run.f
ncelab tb -access wrc
ncsim tb -gui
第一个命令中，run.f是整个的RTL代码的列表，值得注意的是，我们需要把tb文件放在首位，这样可以避免出现提示timescale的错误
注意：ncvlog执行以后将产生一个名为INCA_libs的目录和一个名为worklib的
目录
第二个命令中，access选项是确定读取文件的权限。其中的tb是你的tb文件内的模块名字。
注意：ncelab要选择tb文件的module，会在snapshot文件夹下生成snapshot 的module文件
第三个命令中，gui选项是加上图形界面
在这种模式下仿真，是用“- ”的。而下边要说的ncverilog是采用“+ ”的三命令模式下GUI界面较好用，其对应的命令会在console window中显示
注意：选择snapshot文件夹下生成的module文件进行仿真
单命令模式：
ncverilog +access+wrc rtl +gui
在这里，各参数与三命令模式相同。注意“+ ”
通常都使用单命令模式来跑仿真，但要配置好一些文件
单命令模式下文件的配置：
目录下有源文件、测试台文件、file、run四个文件
在linux下执行source run后再执行simvision来查看
run文件内容: ncverilog +access+rw -f file
file文件内容: cnt_tb.v(注意把tb文件放在前)
cnt.v
tb文件中应该包含:
initial
begin
$shm_open("wave.shm"); //打开波形保存文件wave.shm
$shm_probe(cnt_tb,"AS"); //设置探针
end
A -- signals of the specific scope 为当前层信号设置探针
S -- Ports of the specified scope and below, excluding library cells
C -- Ports of the specified scope and below, including library cells
AS -- Signals of the specified scope and below, excluding library cells 为当前层以以下层信号都设置探针，这是最常用的设置方法
AC -- Signals of the specified scope and below, including library cells
在simvison中，左边窗口是当前设计的层次化显示，右边窗口是左边选中模块中包含的信号
查看结果时可以在source schemic wave register四个窗口同时查看
保存波形信号的方法：
1.SHM数据库可以记录在设计仿真过程中信号的变化. 它只在probes有效的时间内记录你set probe on的信号的变化.
2.VCD数据库也可以记录在设计仿真过程中信号的变化. 它只记录你选择的信号的变化.
$dumpfile("filename"); //打开数据库
$dumpvars; //depth = all scope = all
$dumpvars(0); //depth = all scope = current
$dumpvars(1, top.u1); //depth = 1 scope = top.u1
$dumpoff //暂停记录数据改变,信号变化不写入库文件中
$dumpon //重新恢复记录
3.Debussy fsdb数据库也可以记录信号的变化,它的优势是可以跟debussy结合,方便调试.
如果要在ncverilog仿真时,记录信号, 首先要设置debussy:
a. setenv LD_LIBRARY_PA TH :$LD_LIBRARY_PA TH(path for debpli.so file (/share/PLI/nc_xl//nc_loadpli1))
b. while invoking ncverilog use the +ncloadpli1 option. ncverilog -f run.f +debug +ncloadpli1=debpli:deb_PLIPtr
fsdb数据库文件的记录方法,是使用$fsdbDumpfile和$fsdbDumpvars系统函数,使用方法参见VCD
注意: 在用ncverilog的时候,为了正确地记录波形,要使用参数: "+access+rw", 否则没有读写权限
附：
本人刚开始学习NCVerilog和Debussy, 有一点小小的心得与大家分享。
工作环境是sun服务器。
假定我的设计文件为alu.v, alu_test.v（第二个是testbench）.
1、在alu_test.v中加入如下代码
initial
begin
$fsdbDumpfile("alu.fsdb"); // 创建fsdb文件供Debussy调用，这样就可以观察波形了,名称自定义。
$fsdbDumpvars(0,alu_test); // alu_test为alu_test.v中的顶层模块名end
2、ncverilog +access+r alu.v alu_test.v
3、debussy alu.v alu_test.v &
这样就可以在debussy中打开fsdb文件来看波形了。
提高NC-Verilog仿真效率的技巧
本文回顾了一些NC-Verilog的命令行选项，并说明这些选项如何影响仿真效率。同时，我们也展示了一些技巧，以帮助用户的NC-Verilog在最大效率下仿真一个设计和测试平台。
文中的命令行选项语法采用单步启动的方式（ncverilog +
安装最新发布的软件
首先确认你是否安装了最新的Cadence LDV版本。自动1996年发布第一版NC-Verilog以来，我们的研发队伍一直把仿真器的仿真效率作为重点来研究。在后来推出的新版本里，不断按各种设计风格优化仿真器，因此使用最新版本是最有利的。直到2002年2月，最新版本是LDV 3.4（s1）。
使用NC-Verilog内置的profiler
NC-Verilog在仿真引擎内开发了一个profiler工具。该工具每秒中断仿真器100次，并将终端时的结构记录下来，生成一个日志文件。日志文件里列出了被中断次数最多的模块、代码行和结构类型。这些信息可以帮助你诊断是哪些代码或模块在仿真时耗费了最多的时间。通过修改这些模块，就能提升仿真效率。
Profiler功能很容易启动，并对仿真只产生非常小的影响。
% ncverilog +ncprofile
or
% ncsim –profile snapshot_name
在仿真结束时，profiler会创建一个日志文件（ncprof.out），文件里列出了profile运行的细节。关于如何利用 profiler日志文件，可参考Cadence在线文档（Cadence
NC-Verilog Simulator Help, Version 3.4, Chapter 14）。
禁止时序验证来提升效率
缺省情况下，如果在设计中考虑了时序，NC-Sim将进行标准延迟格式（SDF）的全时序标注（annotation），并在仿真时检查时序。在进行功能验证时，如果你不需要仿真时序，就可
以通过禁止一些时序检查功能来提高NC-Sim的仿真速度。这样虽然不能验证时序，但是提高了仿真效率，减少了仿真内存需求。
下面是一些用来禁止时序检查的一些命令行。
% ncverilog +delay_mode_distributed +notimingcheck +noneg_tchk
或
% ncelab –delay_mode dist –notimingchecks –noneg_tchk
下面还列出了关于时序的全局选项：
ncverilog option ncelab option
+nonotifier -nonotifier Disables notifier register
+notimingcheck -notimingchecks Disabl es timing check
+delay_mode_unit -delay_mode unit Delay 1 simulation time unit
+delay_mode_zero -delay_mode zero Zero delay
+delay_mode_distributed -delay_mode dist Ignores specify block delays
Cadence LDV 3.3（2001年7月）增加了通过一个时序控制文件来为各个模块设置时序选项的功能。你可以模块为单位来设置是否进行时序检查，是否允许I/O路径延迟、端口延迟、库单元延迟和全时序检查。时序控制文件里要写明要配置的实例（instance）。命令行语法是：
% ncverilog +nctfile
或
% ncelab –tfile
时序控制文件的语法在Cadence 在线文档（Cadence NC-Verilog Simulator Help, Version 3.4, Chapter 8）中可以找到。
提高SDF的精度
时序信息通过SDF文件传递给一个设计。在LDV 3.1以前的版本里，缺省的SDF精度是10ps。从LDV 3.1开始，所有的时序宽度（包括小于10ps的）都允许使用，这样仿真的时序结果更加精确，但是仿真变得更慢。在多数情况下，10ps就足够了，因此你也许想用下面的方法来改变精度：
% ncverilog +ncelabargs+”-sdfprecision 10ps”
或
% ncelab –sdf_precision [10ps|1ps|100fs]
关于负时序（negative timing）检查
LDV 3.3缺省的仿真配置为负时序检查。这样，LDV 3.3和以前的版本的仿真结果就有所不同。
负时序检查有下列的选项：
ncverilog option ncelab option
+neg_tchk -neg_tchk Still exists for backward compatibility
+noneg_tchk -noneg_tchk Sets negative timing checks to zero
(match es previous behavior)
设置访问属性
缺省情况下，NC在非调试模式运行，仿真速度很快。可以通过设置访问属性和行调试（line-debug）功能来配置在仿真过程中信号、模块、和代码的访问属性。这样做降低了仿真的速度。
如果你想在代码中设置断点，就必须使用行调试选项。该选项对仿真效率影响非常大。
% ncverilog +linedebug
或
% ncvlog –linedebug
也可以设置设计的全局访问属性。下列的命令可以用来配置设计为允许读、写和交叉访问（connectivity access）。
% ncverilog +access+[rwc]
或
% ncelab –access [rwc] snapshot_name
r : read capability for waveform dumping, code coverage, etc
w : write access for modifying values through PLI or tcl code
c : connectivity access to querying drivers an
d loads in C or tcl
前面曾经提到过，这些选项将降低仿真的速度。读属性是通常要使用的，它对仿真性能影响非常小。
为了给部分对象、模块或实例设置访问属性，可以创建一个访问属性文件，并在文件中说明那些对象的访问属性。然后用在运行 elaborator 时使用–afile选项。
% ncverilog +ncafile+
or
% ncelab -afile
% ncsim snapshot_name
也可以用–genafile 选项来自动生成访问属性文件。当仿真使用了Tcl、PLI或probing 功能，无法提前确定对象的访问属性，就可以采用自动生成访问属性文件的方法。Elaborator 在生成仿真快照（snapshot）时会考虑你给出的–genafile选项；然后，当运行仿真时，Tcl或PLI访问过的对象就会被记录下来。退出仿真的时候，访问属性文件就生成了。举个例子：
% ncverilog +ncgenafile+access.txt
或
% ncelab -genafile access.txt test.top
% ncsim test.top
仿真运行完成后，生成了一个access.txt 文件。你可以通过–afile 选项来使用这个文件（象前面介绍的那样）：
% ncverilog +ncafile+access.txt
或
% ncelab -afile access.txt test.top
访问属性文件的语法可在Cadence 在线文档(Cadence NC-Verilog Simulator Help, Version 3.4, Chapter 8) 中找到。
小结
本文提供各种提高仿真速度的方法。
提高仿真效率的最简单办法是选用最新版的Cadence LDV。我们应该经常运行NC-Sim Profiler来判断仿真器在哪里耗费最多的时间。然后集中精力优化那些代码。
还可以使用命令行选项来提高仿真效率。你可以通过这些选项来配置时序功能、改变SDF 精度和配置对象的访问属性。提高仿真效率、可靠性和准确性对于验证设计都很重要。
NC后仿时用到的options
在NC后仿真时，会有一些特殊的仿真options。
＋maxdelays 在仿真时选择最大的延时，通常用在worst case的仿真。建立时间检查
＋mindelays 仿真时选择最小的延时，通常用在best case。保持时间检查
＋noneg_tchk 在setuphold 和recrem时序检查时，不允许出现负值
NC 笔记-- ncvlog 编译
NC 仿真时,第一步是编译整个设计, 使用的命令是ncvlog, 这一步将会检查语法和静态语义错误. 若无错误,那么讲生成VST. VST是Verilog Syntax Tree 的缩写, 它是后续的ncelab和ncsim命令所必需的中间数据格式, 该数据会存储在以pak为扩展名的文件中, 可以使用ncls 来查看文件中的对象.
ncvlog 基本语法: ncvlog [-options] filename.v
例1: > ncvlog -messages alu.v ( 编译alu.v文件, 并显示详细的信息)
NC 笔记-- NC基本概念
1. 什么叫NC?
NC 是Native Complied-code 的简称. Cadence 采用该技术可以绕过先编译为C代码的障碍, 直接编译为特定机器的可执行代码.
采用该技术, 可以减少编译时间, 减少执行时间以及降低内存的占用率
2. INCA是什么?
INCA是Interleave Native Complied-code Architecture的简称. 具体来说, INCA 是允许不同的代码( 行为级和RTL级代码) 进行仿真, 或者是说不同的HDL语言可以同时进行仿真, 如VHDL和Verilog协同仿真, 当然还有数字和模拟电路, 事件驱动和周期驱动的协同仿真.
3. NC 是如何实现INCA的呢?
4. NC运行时, 中间数据是存储在一个固定的空间中, 这个空间就称作为库(Library),结构如下:
以Library.Cell: View 这三类结构管理中间文件,其中, 库是相关仿真模块的集合, 单元是特定的仿真模块, 视图是特定仿真模块的一种表现形式.
每个库均有一个独一无二的逻辑名称和存储目录. 当前设计的工作库称为work库, 该worklib内有扩展名为pak的文件, 该文件中存储中间数据, 可以用ncls命令查看.
5. 有关cds.lib, hdl.var, setup.loc
cds.lib -----> 该文件定义了逻辑库名称和物理存储位置的映射关系;
hdl.var -----> 定义了工具的一些变量
setup.loc -----> 搜索时的路径顺序
以上三个变量可以不用手工定义, 若不定义, 那么NC会建立缺省值
6. 运行仿真器可分为三个基本步骤:
a. ncvlog (编译)
执行语法和静态语义检查
编译为verilog语法树状结构(VST) b. ncelab(扩展和链接)
按照配置建立层次结构
建立信号连接
创建签名(SIG)
启动代码产生器
创建可执行代码(COD)
建立0时间的snapshot(SSS)
c. ncsim ( 仿真)
执行可执行代码
具体过程如下图:
NCVerilog + Debussy 使用心得---如何用NCVerilog产生fsdb文件
本人刚开始学习NCV erilog和Debussy, 有一点小小的心得与大家分享。
工作环境是sun服务器。
假定我的设计文件为alu.v, alu_test.v（第二个是testbench）.
1、在alu_test.v中加入如下代码
initial
begin
$fsdbDumpfile("alu.fsdb"); // 创建fsdb文件供Debussy调用，这样就可以观察波形了,名称自定义。
$fsdbDumpvars(0,alu_test); // alu_test为alu_test.v中的顶层模块名
end
2、ncverilog +access+r alu.v alu_test.v
3、debussy alu.v alu_test.v &
这样就可以在debussy中打开fsdb文件来看波形了。
如何运用权力推动工作
工作、事情，表面上是流程，其实背后都是一个个的活人~所以归根结底，推动工作本质上，还是和人打交道的学问。 如果你是boss不是人，那就简单了~没吃过猪肉还没见过猪跑么~没当过领导总被领导管过吧…… 如果你是同级甚至还是下级…… 一是做好自己的本职工作——虽然严格来说，如果你跟对方的工作没有那么高的耦合性（即工作成果并不互相依赖），那么你是否完成了自己的工作和对方是否能完成他的工作，基本上是不相关的。但事实上如果你要推动别人，先得把自己洗洗干净，要不没有说服力…… 二是提升自己的影响力，积极影响他人——一是前提啦，自己的本职工作完成的好，自然就会在团队中有一定的影响力。一方面可能是因为你的专业技能，另一方面也因为你的工作成绩（这两者其实是相互依赖的）。利用这种影响力可以做很多事情，其中推动他人完成其本职工作就是其中一件事情 三是适当的强势——推动别人完成工作的，除了领导这一角色以外，往往就是项目经理了。但项目经理由于需要管理来自不同部门的不同角色，而且又是平级管理（即并非对方上级），人格力量就显得很重要。打成一片和居高临下都不是好的状态，孔子说“唯女子与小人为难养也，近之则不逊，远之则怨”。这话有点不合理，其实并不光女子与小人这样，所有人都是这个B样~跟他不熟吧，没法推；跟他太熟吧，不怕你推。领导者跟被领导者保持必要的距离感还是很重要的。而保持距离感的一个主要手段，就是表现得强势。当然，要是适度的，而且要有前期的相互了解和沟通为前提，不然很容易变成别人眼中的2B~ 总的来说，推动一件事（不论是工作还是生活中），都需要运用一个人的权力 但权力本质上是一种幻觉~如果没人听你的，权力又从何而来呢？怎么样营造出一种权力的幻觉呢？ 一是自身努力赢得肯定，二是适当技巧因人而异。 1）制定时间表：从项目的deadline反推，把每项工作的完成时间、交付物、负责人详细拆分。然后以书面形式知会所有stakeholder，这样就白纸黑字有章可循了，公平高效，抵赖无处。当然，重要的一点是做时间表的时候要留有余地，拖延这种事情么，会发生在90%的自然人身上，你懂的。加之项目本身可能会有各种风险，时间的预留是非常必要的，总之宜早不宜晚，你可以给项目组成员设立一个比实际deadline 稍早的时间点。 2）做出表率：一般来说PM也会承担项目里的某些具体分工，所以首先要把自己的工作保质保量按时完成，当然最好是提前完成，才有精力push别人、审核交付物、管理整个项目。如果你自己拖延的话，一来无说服力，二来很容易使整个项目陷入鸡飞狗跳状。 3）好脑瓜不如烂笔头：刚用完一大本工作笔记的人表示，一直延续着随手记的习惯。毕竟事情太多，很容易忘掉一些，如果是小事可能不打紧，但是保不准忘掉的就是影响全局的事呢。遇到boss抛过来challenge 你，一句我忘了可是很囧的。个人经验来说，每天下班前列个“已完成”+“明天要做”很好用。 4）一切以解决问题，推动进程为目标：项目中遇到困难、意外、风险、分歧是很正常的，这个时候争吵抓狂愤怒推卸都没有用，总之谁对谁错不是最重要的，重要的是抓紧找到解决办法，继续推进。 5）多沟通：效率顺序依次为面谈、电话、短信、邮件、即时通讯……如果是同一办公室部门之间最好跑过去当面说，对外沟通电话先问下别人是否方便说话，方便的话直接说清楚，不方便约定答复时间回头短信或邮件（如果需要对方答复，明确时间点很重要）。推动事儿的本质在于推动人，而推动人的基本方法就是有效的运用权力。
modelsim和NCverilog的区别
Modelsim和NCverilog的比较 集成电路的发展趋势是，单位面积集成的晶体管的数目越来越多，可靠性越来越越高、稳定性越来越好。现在芯片集成度已经超出可人们的想象，有的芯片内部集成了数百万的晶体管，已经远远超出了人的大脑可以分析的范围。这就对EDA工具提出了更高的要求，不管是设计、仿真、综合软件的发展，都给集成电路工程师带来了巨大的便利。 modelsim是Mentor graphics公司推出的HDL代码仿真工具，也是业界最流行的HDL仿真工具之一。支持图形界面操作和脚本操作，常见的图形界面操作相对直观，但是由于重复性操作几率高、处理效率低、工程的非保存性，对于大规模的代码仿真不推荐使用；脚本操作完全可以克服以上的缺点，把常见的命令，比如库文件和RTL加载、仿真、波形显示等命令编辑成.do脚本文件，只需要让Modelsim运行.do文件即可以完成仿真，智能化程度高。 NCverilog是candence公司推出的Verilog HDL的仿真工具。NC-Verilog是Verilog-XL的升级版, 它采用Native-Compiled技术, 无论仿真速度, 处理庞大设计能力, 编辑能力, 记忆体容量和侦错环境都以倍数升级。C-Verilog是一个编译仿真器，它把Verilog代码编译成Verilog程序的定制仿真器。也就是它把Verilog 代码转换成一个C程序，然后再把该C程序编译成仿真器。因此它启动得稍微慢一些，但这样生成的编译仿真器运行得要比Verilog-XL的解释仿真器快很多。Ncverilog是shell版的，nclaunch是以图形界面为基础的，二者调用相同内核；Ncverilog的执行有三步模式和单步模式，在nclaunch中对应multiple step和single step；Ncverilog的三步模式为：ncvlog(编译) ncelab(建立snapshot文件) ncsim(对snapshot文件进行仿真)基于shell的ncverilog操作(尤其是单步模式)更适合于大批量操作，hncverilog的波形查看配套软件是simvision，其中包含原理图、波形、信号流等查看方式。 Ncverilog命令使用库文件或库目录 ex). ncverilog -f run.f -v lib/lib.v -y lib2 +libext+.v //一般编译文件在run.f 中, 库文件在lib.v中,lib2目录中的.v文件系统自动搜索使用库文件或库目录,只编译需要的模块而不必全部编译。 Verilog Testbench信号记录的系统任务: 1). SHM数据库可以记录在设计仿真过程中信号的变化. 它只在probes有效的时间内记录你set probe on的信号的变化。 ex). $shm_open("waves.shm"); //打开波形数据库 $shm_probe(top, "AS"); // set probe on "top" 第二个参数: A -- signals of the specific scrope
权利的来源及正确使用权力
权利的来源及正确使用 ——李超平 1、法定性权力 在企业管理中，你处于什么位置，高层、中层、还是低层，由此获得的这种权力就是法定性的权力，一旦有了正式的任命，你就具有了法定性的权力。法定性的权力比后两种权力覆盖面更广，它会影响到人们对于职位权力的接收和认可，没有这法定作为基础，前面的强制性权力和奖赏性权力往往都不能够证实。例如没有给你任命，虽然告诉你要负责这个部门，但是你的这种奖赏性的权力和强制性的权力就会大打折扣，为什么呢？所谓名不正、言不顺，没有正式任命，那么你就是临时的。 2、奖赏性权力 与强制性权力正好相反，领导可以奖赏员工，让员工来重视自己。奖赏性的权力是让人们愿意服从领导者的指挥，通过奖励的方式来吸引下属，这种奖励包括金钱、晋升、学习的机会等。安排员工去做自己更感兴趣的工作，或者给员工更好的工作环境等等，这些都属于奖赏性权力的范围。 强制性权力和奖赏性权力是一对相对的概念，如果你能够剥夺和侵害他人的实际利益，那么你就具有强制性的权力；如果你能够给别人带来积极的利益和免受消极因素的影响，那么你就具有奖赏性权力。跟强制性权力不一样，奖赏性权力不一定要成为领导者才具有，有时作为一个普通的员工，也可以表扬另外一个员工，也可以在会上强调别人所做出的贡献，这本身也是一种权力和影响力。所以权力并不一定在领导和下属之间才会出现，有时候平级之间，甚至下属对于上司都可能存在。 3、强制性权力 这种权力是建立在惧怕的基础之上，也就是说，作为下属如果不服从领导，领导就可以惩罚、处分、批评下属。因为你是领导，你是长官，你要有好的执行力，你有这个权力，那么这种权力就叫强制性权力。在企业中领导可以解雇一个员会非常在乎你，尤其是这份工作是他所希望的工作时。所以在这个时候，上司对于下属就有这种强制性的权力。
如何用好手中的权力
如何用好手中的权力 李真理 各级领导干部手中都有或大或小的权力，在物欲横流处处充满诱惑的现实中，怎样用好手中的权力，是对每一位党员干部党性的考验。下面就此谈点粗浅看法： 首先，要“干净”用权。“干净”是每位领导干部行使权力的前提。“干净”不是指外表穿着，而是指其“官德”。思想上不追求物质满足，常思贪欲之害，常弃非分之想，常修为官之德，任何情况下心装群众，心系工作。行动上，做到自重，自省，自警，自励，耐得住寂寞，经得起诱惑，守得住清贫，不贪不占，不把手中的权力作为谋私工具，捞取好处的方便之门。用形象又含蓄的话来说，就是嘴、舌要“干净”，眼、耳要“干净”，肠胃要“干净”，手、脚要“干净”。总而言之，要清清廉廉，一心为民。只有做到“干净”，权力的行驶才不越轨，不走样。 其次，要正确用权。权力具有两面性，能否正确对待会有不同的结果。正确对待权力，能使人成功，歪曲对待权力，会使人腐败。客观地讲，权力的力量是无穷无尽的。一个人一旦拥有权力，用权得当，用到正处，就如虎添翼，在人生的道路上走向成功。如领导干部孔繁森、张鸣岐等，把党和人民赋予的权力当作使命，当作责任和义务，当作压力和动力，当作施展自己才干的“翅膀”，把用权看成是为人民干事，把追求放在权力的责任上，扑下身子，一门心思干事创业，扎扎实实为民做好事，办实事，以自己的作为赢得了群众的拥护。可见，用好权，能给人力量，助人成功。然而，有的人一旦拥有权力，便把权力个人化、私有化、商品化、玩弄权术，为所欲为，崇尚“有权不用过期作废”，一朝权在手，就把钱来捞，利用手中的权力，大搞权钱交易、权
色交易、权权交易，最终落个身败名裂，引来杀身之祸。成克杰、胡长清等就如此类。实践证明，权力是对每一位领导干部的一个严峻考验，只有摆正权力与党纪的关系，做到权重不忘责任大，位高不移公仆心，切实把党和人民赋予的权力当作为民干事，为民服务的有利条件，在人民群众中树立良好的形象，才能实现个人成功进步与权威的完美统一。 第三、要“科学”用权。权力能“增值”也能“贬值”，会用、善用者权力能越用越大；不善用，用不好，权力就会越用越小。许多领导干部珍惜党和人民赋予的权力，善于用好手中权力，问计于民，集思广益，充分发扬民主，科学决策，创造性地贯彻党的路线、方针、政策，扎扎实实干事，出了实绩，造福于民众，赢得了群众信任和支持。这种有为有绩的用权，群众拥护，组织认可，权力自然“增值”。相反，个别领导干部不善于用权，权力的作用发挥不好，虽居位多年，山河依旧，政绩平平，不但不成事，还败事，让百姓贫困，威从哪儿来？党和人民肯定不再给权，即使权还暂握，群众不听，有令不从，权自然会贬值。因此，权力大小不是一成不变的，关键看怎么用。要做到善于用权，树立正确的权力观，时刻不忘当官就是责任，为官一任，造福一方，把心思用在想事上，工作上，要干事，还要干成事，最终目的要落实在多为人民谋利益、办实事上。每位干部都要把手中的权力造福于群众、回报于民，凝聚群众力量，把权威树起来，让权力升值。 第四、要慎重用权。权能福泽百姓，也可殃及一方。权力的内在要求就是用权为民，福泽百姓，这是领导责任所在。许多领导干部能正确认识权力的力量，善于把权力用在为民办实事、做好事、兴利于民上，带领群众艰苦创业，脱贫致富奔小康，但也不容否认，权力一经扭曲，就会祸害无穷。这并非危言耸听，在
网店美工视觉设计实战教程(全彩微课版)-48481-教学大纲
《网店美工视觉设计实战教程（全彩微课版）》 教学大纲 一、课程信息 课程名称：网店美工：店铺装修+图片美化+页面设计+运营推广（全彩微课版） 课程类别：素质选修课/专业基础课 课程性质：选修/必修 计划学时：21 计划学分：2 先修课程：无 选用教材：《网店美工视觉设计实战教程（全彩微课版）》，何晓琴编著，2018年；人民邮电出版社出版教材； 适用专业：本书可作为有志于或者正在从事淘宝美工相关职业的人员学习和参考，也可作为高等院校电子商务相关课程的教材。 课程负责人： 二、课程简介 随着网店的迅速普及和全民化，衍生了“淘宝美工”这个针对网店页面视觉设计的新兴行业。本书从淘宝美工的角度出发，为淘宝卖家提供全面、实用、快速的店铺视觉设计与装修指导。主要包括网店美工基础、图片调色、图片修饰、店铺首页核心模块设计、详情页视觉设计、页面装修、视觉营销推广图制作等，最后针对无线端进行首页、详情页视觉的设计与装修。本书内容层层深入，并通过丰富的实例为读者全方面介绍淘宝美工在日常工作中所需的知识和技能，有效地引导读者进行淘宝店铺装修的学习。 本课程主要对淘宝美工的设计基础和方法进行详细介绍，通过学习该课程，使学生了解网店美工的基本要求，以及掌握网店的设计与制作。 三、课程教学要求
体描述。“关联程度”栏中字母表示二者关联程度。关联程度按高关联、中关联、低关联三档分别表示为“H”“M”或“L”。“课程教学要求”及“关联程度”中的空白栏表示该课程与所对应的专业毕业要求条目不相关。 四、课程教学内容
五、考核要求及成绩评定 注：此表中内容为该课程的全部考核方式及其相关信息。 六、学生学习建议 （一）学习方法建议 1. 理论配合实战训练进行学习，提高学生的实战动手能力； 2. 在条件允许的情况下，可以申请一个网店，进行深入学习； 3. 提高学生的是设计感和审美能力; （二）学生课外阅读参考资料 《网店美工：店铺装修+图片美化+页面设计+运营推广（全彩微课版）》，何晓琴编著，2018年，人民邮电出版社合作出版教材
Ncverilog_的一些经验
Ncverilog 的一些经验 1.Verilog和Ncverilog命令使用库文件或库目录 ex). ncverilog -f run.f -v lib/lib.v -y lib2 +libext+.v //一般编译文件在run.f中, 库文件在lib.v中,lib2目录中的.v文件系统自动搜索使用库文件或库目录,只编译需要的模块而不必全部编译 2.Verilog Testbench信号记录的系统任务: 1). SHM数据库可以记录在设计仿真过程中信号的变化. 它只在probes有效的时间内记录你set probe on的信号的变化. ex). $shm_open("waves.shm"); //打开波形数据库 $shm_probe(top, "AS"); // set probe on "top", 第二个参数: A -- signals of the specific sc rope S -- Ports of the specified s cope and below, excluding library cells C -- Ports of the specified s cope and below, including library cells AS -- Signals of the specifie d scope and below, excluding library cells AC -- Signals of the specifie d scope and below, including library cells 还有一个 M ,表示当前scope的m emories, 可以跟上面的结合使用, "AM" "AMS" "AMC" 什么都不加表示当前scope的por ts; $shm_close //关闭数据库 2). VCD数据库也可以记录在设计仿真过程中信号的变化. 它只记录你选择的信号的变化. ex). $dumpfile("filename"); //打开数据库 $dumpvars(1, top.u1); //scope = top.u1, depth = 1 第一个参数表示深度, 为0时记录所有深度; 第二个参数表示scope,省略时表当前的scope. $dumpvars; //depth = all scope = all $dumpvars(0); //depth = all scope = current $dumpvars(1, top.u1); //depth = 1 scope = top. u1 $dumpoff //暂停记录数据改变,信号变化不写入库文件中 $dumpon //重新恢复记录 3). Debussy fsdb数据库也可以记录信号的变化,它的优势是可以跟debus sy结合,方便调试.
结合上述案例谈谈如何正确理解和对待领导者的权力
结合上述案例谈谈如何正确理解和对待领导者的权力 领导权力是指领导者的职位权力，是领导者在特定的组织里因占有领导职位而形成的权力，是领导者为实现组织目标在实施领导的过程中对被领导者施行的强制性支配和控制力量。 领导权威与领导人及其意图是否得到被领导者的认同直接相关。一般地说来，被领导者的认同是权威合法化的最终基础，接受和服从是领导权威的先决条件，所以领导权威是被领导者对领导者权力运用情况的反映。领导者要提升领导权威，充分得到被领导者的拥护和支持，必须努力提高自己的自然影响力，合理地使用强制性影响力，使强制性影响力和非强制性影响力有机结合和统一，并努力扩大与增强非强制性影响力。领导权力是领导权威较高的一种境界，是被领导者对领导者心悦诚服地自觉拥护、配合与服从，对领导者所组织、指挥的活动的积极愉快地参与。结合周恩来的人格力量这一案例中，体现周恩来领导的成功之处，如何运用其领导权力，让人民更坚定地追随他，拥护他。 周恩来总理的完美道德在几十年革命生涯中如清泉流水自然流淌，让人不能不受其影响。他对他所献身的共产主义事业的忠诚与坚定，他对祖国的热爱与深情，他对人民“甘为孺子牛”的态度与胸襟，他对同志的关爱与宽容，他对自己近乎苛刻的无私与严格，他毕身不忘带头加强世界观改造的自重与自省，他忍辱负重、相忍为党大海般的心胸与气度，…… 作为一个领导者，怎样对待权力，正确对待权力，真正为人民掌好权、用好权，对于全面加强党的建设具有重要的指导意义。 1．民主原则。领导权力属于人民，来自人民。人民群众可以直接或间接地授予领导者以一定的权力，也可以因其不称职而收回这种权力。领导者在行使权力的过程中要善于自觉地倾听、了解人民群众的意愿、建议和意见。 2．为民原则。领导者是代表人民掌握和行使权力的，只能运用权力全心全意为人民谋利益，而不能用来谋取私利或达到任何个人目的。 3．合法原则。特权力的各个方面、各个环节、各种内容都用法律和制度加以明确规定，使权力的设置、运行和操作有法可依，有章可循。领导者只在法律和制度允许的范围和程度之内运用权力。 4．适时原则。就是把握住行使权力的时机。时机是社会活动过程中普遍存在的现象，能否善于抓住时机，直接影响权力实施的效果。 所以，衡量一个领导者是否能正确使用权力，首先要看他的发展思路，发展观念是否能与发展趋势相符合，这要接受历史的考验。第二，他的思想能否被群众理解，只有被群众理解，才能得到认可和支持。第三，不能做愧对于后人的罪人，有些领导者只顾当前利益，而给社会，给后人留下千古遗憾。第四，还体现在用人方面，是选用德才兼备的人，还是选用能说不能干的人，是对事业负责还是对关系负责。一定要时刻牢记，权力是人民给予的，要牢固树立为人民服务的长远意识。 周恩来的领导魅力，不仅因为他卓越的领导才干，而且是因为他的人格力量。
jade5.0使用说明
摘取如下（无图片） NO1 Jade5.0的安装和设置 Jade5.0都是自动安装的，这不成问题。要把PDF卡片引入，先将ICDD的光盘插入，然后pdf/setup/select all/,其它按提示进行。 可以对优选项进行设置：EDIT/preference/,里面包括了对显示窗口的设置，仪器参数的设置，打印输出的设置等，一般来说按默认就行，我本人则喜欢将MISC栏里的“Materials Data, Inc.”改为我自己的大名，哈哈。 No2 数据的输入 Jade软件可以直接读取Rigaku、Bruker、Philips、Scintag等很多衍射仪的原始数据。打开File\patterns,将出现如附件中所示画面，先（I）找到你文件位置，从（III）的下拉框中选择你的数据格式，按（II）选择。很多仪器输出文件的格式都是*.raw,实际上都是不一样的，但格式选错了也没关系，软件会给你自动转到合适的格式中去的。 高级一点的：有一些数据格式在（III）的下拉框中没有，比如最常见的txt，xy等，此时你可以自己动手设置，在以上的数据输入面板中，点击工具栏上的“import",进入格式设置画面，如附件所示，a区为注释区，b区为数据格式区，对于最简单的一列角度，一列强度的数据格式，a区不用填写，b区在”angle column“前打上勾，数据从第1行开始读，每行1列数据，强度数据从第8行开始（角度不算），角度从1至6列，所得数据格式即为附件中所示的数据格式。你也可以按照自己的数据格式进行自由改动，如果a区中表明第1行有说明文字，则数据从第2行读入，相应在b区就将data starts改成2。 做完上面的工作后，将文件后缀改为你的数据后缀（箭头所指），再将该格式保存下来便可大功告成了。 No 3 基本功能使用：平滑，扣背底 一张XRD图谱出来，往往因为有空气散射，漫散射，荧光以及样品结晶差等等原因而造成图谱上存在许多“毛刺”和较高的背底，虽然提高X光强度能成倍提高信噪比，然而有时受仪器和样品所限，这两项功能需要用到。但根据我个人的经验，要尽量少使用平滑和扣背底，因为这两项操作带来的可能后果就是将一些微弱的有用信息一概抹掉了，特别注意的是，如果将数据用来做Rietveld精修，更不要进行这两项操作。当然，如果是将图谱打印出来给别人看，适当进行平滑和扣背底也是个不错的选择。 1 平滑 打开Filters/smooth pattern或在快捷工具栏中右键点击也可。随后将出现一个悬浮框，最上面的一栏中方块可以直接用鼠标拖动，大家试试看图谱会有什么变化，拖到什么位置，根据情况而定，我的经验是将方块拖到尖峰的底部出现倒生的毛刺之前。再下面有“parabolic filter"和”quartic filter"的选择，选择后一个的效果稍好。再下面还有选择框，我一般都不管它。作完以上操作后，再用鼠标左键点击快捷工具栏中的平滑图标即可。 2 扣背底 打开analyze/fit background或在快捷工具栏中右键点击也可。随后也出现一个如附件中所示的悬浮框，（I）处所示代表了背底拟合的级数，点击越靠前，该级数越高，也可在右边选择是一次拟合，抑或二次和三次拟合，试情况而定，背底偏离线性越远，则拟合的级数要求越高。 背底曲线用黄线表示，红点代表了背底在局部的最高点，左键点击图谱上的某一处便可
正确使用组织赋予权力管理正副职关系论文
正确使用组织赋予权力管理正副职关系论文 编者按：本文主要从当好正职应注意的事项；副职不比正职更轻松；当好副职应注意的事项进行论述。其中，主要包括：正职是帅才，执掌全面，统揽全局，具有明显的自主性特征、目前在各单位里，正职与副职存在矛盾是一个常见现象、谋势不谋事、现行行政领导体制实行的是行政首长负责制、一个组织的架构是以岗位为基础的，岗位分析是最基础的工作、工作分析的最重要结果是职务说明书、善于授权的领导不是事必躬亲，而是强调控制结果、一个组织工作的质量、效率的高低，不仅取决于领导者的素质，而且取决于管理者的素质、副职有两个模糊、副职作用的发挥受到一定的制约、尽职不越权、做事不弄权、独有所长，不长正职所长等，具体请详见。 摘要正职和副职的职位、权力范围、承担的责任和领导人才层次等方面是不同的，处理好正职与副职关系的关键，在于正确使用组织赋予的权力，角色到位，各负其责。 关键词领导管理权力 一个领导班子的成员，因有正职和副职之分，决定了二者的职位、权力范围、承担的责任和领导人才层次等方面是不同的。正职是帅才，执掌全面，统揽全局，具有明显的自主性特征；副职是将才，负责某个方面的具体执行工作，处于被正职领导和领导下属的地位，具有明显的中介性特征。班长只有一个，占多数的总是副职。许多实践表明，搞坏一个单位，往往一把手就够了；而搞好一个单位，靠一个一把手是远远不够的，必须把副职及其下属的积极性充分调动起来。目前在各单位里，正职与副职存在矛盾是一个常见现象，除了是由于全局与局部利益的矛盾、会上决定与临时处置的矛盾、处理功过荣誉不当、认识分歧、权力较量等主观因素外，导致二者矛盾的产生还取决于一个无法回避的客观因素，那就是正职与副职工作内容的不同。正职是做领导工作的，副职是做管理工作的，领导与管理之间天然存在着微妙冲突：领导是做正确的事情，管理是把事情做正确了；领导是让人们去想他想做的事情，管理是让人们去做他想做的事情；领导强调思维变革，管理强调机制延续。当组织运行到一定程度后，原有的成功规范管理往往会成为领导事业发展的最大障碍。因此，正职与副职在工作中容易产生矛盾摩
非常有用的将参数从verilog传送到c
非常有用的将参数从verilog传送到c 自行寫一個System Task，能夠接受由Verilog的reg或wire傳給C的值。 Introduction 使用環境: Cadense NC-Verilog 5.4 + Visual C++ 6.0 在此文件，將學習到 1.如何將參數從Verilog傳到C? 2.如何撰寫簡單的compiletf? 3.如何從C抓到Verilog傳來的參數? show_value.c / C 1#include
牢固树立正确的权力观,用权为民,严格按规矩办事
牢固树立正确的权力观，用权为民，严格按规矩办事 所谓权力观，是指人们对权力的总的看法，包括对权力的来源、掌握权力的目的、行使权力的方式、为谁掌权、为谁服务等问题的 认识和态度。在不同的社会、不同的政党，对权力观有着不同的认识。 对我们共产党人来说，正确权力观的思想基础是马克思主义基本理论。共产党人以马克思主义理论为指导，党的领导干部的权力观，必然要求建立在马克思主义的世界观和方法论基础之上。“三 个代表”重要思想坚持马克思主义的世界观和方法论，是发展着的 马克思主义，是马克思主义中国化的最新成果，也是正确权力观的 灵魂。只有以“三个代表”重要思想为指导，把权力与先进生产力 的发展要求、与先进文化的前进方向、与最广大人民的根本利益紧 密联系在一起，才能真正树立正确的权力观。 正确权力观的本质是权为民所用。毛泽东同志早就说过，我们 的权力是谁给的？是人民给的。谁授权，就要为谁服务，就要对谁 负责，这是政治学的一条普遍原理，也是权力运行的一条基本法则。背离这一法则，权力就有丧失的危险。每一个党员干部都要清醒地 意识到，自己手中的权力是人民赋予的，人民是权力的所有者。对 领导干部而言，权力只意味着责任和义务，权力越大，责任也就越大。决不能把权力当作以权谋私、巧取豪夺、中饱私囊的工具。 正确权力观的核心，是始终保持党同人民群众的血肉联系。所 有党员干部必须真正代表人民掌好权、用好权，把权力置于群众的 监督之下，从而确保与人民群众的血肉联系。 树立正确的权力观，必须加强理论学习，提高思想境界。所有党员 干部特别是党员领导干部都要注重理论学习。加强理论学习，主要
是深入认真学习马列主义、毛泽东思想、邓小平理论和“三个代表”重要思想，加强思想政治修养，提高精神境界，保持高尚的道德情操。树立正确的权力观，真正懂得人民群众是历史的创造者和社会 的主人，真正懂得手中的权力是人民赋予的，必须用来为人民服务。员干部无论职务高低，都是人民的“公仆”，要摆正“主人”与 “公仆”的关系，切不可将其颠倒。针对权力观中存在的突出问题，当前要特别重视教育干部坚持艰苦奋斗、反对享乐主义，磨炼意志，提高境界，保持情操，坚持权为民所用、情为民所系、利为民所谋。 树立正确的权力观，必须加强党性修养，坚持立党为公、执政 为民的本质。领导干部都要牢固树立全心全意为人民服务的思想和 真心实意对人民负责的精神，做到心里装着群众，凡事想着群众， 工作依靠群众，一切为了群众。坚持立党为公、执政为民，不能停 留在口号和一般要求上，必须围绕人民群众最现实、最关心、最直 接的利益来落实，切实把权力用来为人民群众谋利益。 树立正确的权力观，必须注重社会实践，要抓住勤政这个根本，勤奋工作，立足本职建功立业，为党和人民多做工作。要廉政勤政，一身正气，执政为民，全心全意地为人民谋利益、办实事。同时要 不断加强政治理论学习，提高政治思想水平和自身修养，在工作中 要克服急噪情绪，改进工作方法，密切联系群众，谦虚谨慎，戒骄 戒躁，努力调动和发挥广大群众积极性，团结一心，共同奋斗。 在牢固树立正确权力观的同时还要严明政治纪律和政治规矩、 加强纪律建设，把守纪律讲规矩摆在更加重要的位置。”“讲规矩 是对党员、干部党性的重要考验，是对党员、干部对党忠诚度的重 要检验。人不以规矩则废，党不以规矩则乱。党的纪律是刚性约束，政治纪律更是全党在政治方向、政治立场、政治言论、政治行动方 面必须遵守的刚性约束，国家法律是党员、干部必须遵守的规矩。
jade5.0分析XRD数据基本过程
现在将通过实例初步介绍jade5.0的基本操作步骤。 1、数据输入 由于不同的X射线衍射仪输出的数据类型不同，但都可以将数据转换成txt 文档或Ascii格式的文档（文件名为*.txt或*.asc），为提高软件的通用性jade5.0提供了以txt文档或Ascii格式输入数据。运行jade5.exe首先进入以下界面 中间的窗口用于选择需打开文件，左侧选择文件路径与资源管理器的操作相同， 右侧选择打开文件的类型，一般选择XRD Pattern files(*.*)，这时在右下方 的窗口中将显示左侧被选择文件夹中所有能被该软件识别的文件，然后选择需要
分析的数据文件，点击菜单栏Read进入主窗口，此选择窗口可以通过主窗口中file/patterns进入。 2、背景及Ka2线扣除 在主菜单栏中选择analyze/fit background进入如下窗口： 该窗口用于设置扣除背景时的参数，一般选择默认值直接选择apply，回到主窗口，此时软件自动运行Edit bar/B.E按钮，用于手动修改背景， Edit bar工具栏如下：
此工具栏提供了放大、标定峰位等操作，当鼠标移动到按钮上时软件将自动提示。在该软件中的所有按钮对鼠标左右键操作都有不同效果，一般左键为确定或正向操作，右键为取消或反向操作。 3、确定峰位 在主菜单栏中选择analysie/find peaks，进入确定峰位所需的参数设置窗口，如下图，一般选择默认值，选择apply回到主窗口，选择Edit bar左第三个按钮可手动编辑。 在手动编辑过峰个数或峰位后，同样可以选择analyze/find peaks，选择Report，进入如下界面：
NCveriog安装指南
Ncverilog 安装指南 一。eda安装环境的搭建（建议） 1 在主文件夹下建立soft文件夹，里面建立edasoft文件夹，在edasoft下建立source.source文件用来保存软件的配置。 2打开source.source文件，输入下面内容： export EDA_HOME=~/soft/edasoft 关闭保存。 3在终端执行： gedit ~/.bashrc 打开用户bash的配置文件，在文件最后新起一行，输入： source ~/soft/edasoft/source.source 保存关闭。 二。安装IUS（或者IFV）（内含ncverilog）工具 需要的工具： Float_Cadence_LicGen.tar IUS09.20.007L1P1.tar.gz 如下图： 安装环境：ubuntu11.10，已经安装了可能需要的一些包（在旋风处可以获取）。1.分别解压两个包，进入IUS09.20.007L1P1，在此目录下打开终端，运行：sudo chmod 777 SETUP.SH 然后再： ./SETUP.SH 就会如下图所示：
点击enter键直到出现： 在后面输入你要安装的目录，如：~/soft/edasoft/IUS 回车继续： 下来惠询问安装路径：
然后会跳出图形界面安装InstallScape： 点击next直到下图，选上所有安装项（除去含64bit字样的，那个是64bit的）： 下一步安装：
安装完会提示是否配置，选yes： 选上所有进行配置。在询问是否配置lisence时选否：
之后完毕，close。 2、现在配置lisence。进入刚解压出来的Float_Cadence_LicGen文件夹： 修改all.dat的内容，只修改第二行，注意和你的IUS安装目录对应： 回到Float_Cadence_LicGen文件夹，在该文件夹下打开终端，输入如下指令： wine lmcrypt_cdslmd -i all.dat -o key.cadence -verfmt 6 -r 如下： 执行后会产生key.cadence文件。重命名为cadencelisence.dat，放到你的安装目录下：
浅谈领导干部如何正确看待权力和利益
浅谈领导干部如何正确看待权力和利益 滑县公安局政委郝昌斌 中共中央总书记胡锦涛在西柏坡考察学习时，郑重提出全党同志要坚持做到“权为民所用、情为民所系、利为民所谋”。这“三个为民”既体现了我们党立党为公、执政为民的本质特征，又体现了党员干部牢固树立正确的权力观和利益观的现实要求，发人深省，催人奋进。 一、执政党建设必须解决的首要课题 我们党成立已90年了，历经革命、建设与改革，已经从领导人民为夺取政权而奋斗的党，成为领导人民掌握政权并长期执政的党。江泽民同志曾经指出：“党的执政地位的变化，党员和干部地位的变化，对各级党组织和每个党员干部都是一个极大的考验，也给我们党的自身建设提出了新的课题。”在战争年代，面临的是生与死的考验，而在和平建设时代则主要是权力、地位与利益的考验。应该说大多数党员干部经受了这些考验，但也有少部分人在考验面前吃了败仗。历史和现实表明，一个党执政久了，就容易产生脱离群众的倾向，容易产生官僚主义，容易滋长既得利益，失去生机与活力。因此，每个党员干部都要认真思考一下，是不是真的懂得我们的权力是人民赋予的，能不能正确运用手中的权力，是不是始终保持与人民群众的血肉联系，永远不脱离
群众？说到底就是能不能牢固树立正确的权力观、地位观、利益观。不仅如此，近年来，不少新社会阶层中的优秀分子加入到党的组织，一大批年轻干部在新老交替中纷纷走上各级领导岗位。这些同志科学文化水平高，思维活跃，富于开拓进取精神，但是他们缺乏对马克思主义理论的系统学习，缺乏对党的历史和优良传统的深入了解，大多没有经历过严格的党内生活、艰苦环境和基层群众工作的锻炼。而且在当前，改革日益深化，对外开放不断扩大的新形势下，人们的思想观念日趋多样化，并且对党员干部的权力观、地位观、利益观产生了极大的冲击。党员干部只有坚持正确方向，立稳人生坐标，才能真正做到权为民所用、情为民所系、利为民所谋。 二、正确对待权力，努力为民掌好权、用好权 中国在传统上是一个“官本位”社会，“学而优则仕”、“升官发财”等观念根深蒂固。树立正确的权力观，达到权为民所用，必须要尽快打破这些旧思想、旧观念。为此，党员干部要从根本上弄清以下几个问题：首先，权力是从哪里来的。当年，有个美国记者问毛泽东，“你们办事，是谁给的权力？”毛泽东回答：“人民给的。人民要解放，就把权力委托给能够代表他们，能够忠实为他们办事的人，这就是我们共产党人”。现在，我国宪法明确规定，“一切权力属于人民。”任何一个领导干部，不管是由选举产生的，还是由上级委任的，都是受人民委托或授权的，决不单纯是上级领
Ncverilog 命令使用详解
Ncverilog 命令使用详解 我们知道，由于NC-Verilog使用了Native Compile Code 的技术来加强电路模拟的效率，因此在进行模拟时必须经过compile(ncvlog 命令）以及elaborate(n celab命令）的步骤。编译之后，针对每一个HDL设计单元会产生中间表达。接着elaborate命令会建立整个电路的结构，产生可以用来模拟的资料。最后使用ncsim命令来进行模拟。 三命令模式命令如下： ncvlog -f run.f ncealb tb -access wrc ncsim tb -gui 第一个命令中，run.f是整个的RTL代码的列表，值得注意的是，我们需要把tb 文件放在首位，这样可以避免出现提示timescale的错误。 第二个命令中，access选项是确定读取文件的权限。其中的tb是你的tb文件内的模块名字。 第三个命令中，gui选项是加上图形界面 值得注意的是，在这种模式下仿真，是用“ - ”的。而下边要说的ncverilog是采用“ + ”的。 单命令模式 ncverilog +access+wrc rtl +gui 在这里，各参数与三命令模式相同。注意“ + ”。 在本文里将详细讲述ncverilog 的各种常用的参数，对于三命令模式，请读者自己查看资料。 +cdslib+... 设定你所仿真的库所在 +define+macro ... 预编译宏的设定 +errormax+整数当错误大于设定时退出仿真 +incdir+path 设定include的路径 +linedebug 允许在代码中设定line breakpoint +log+logfile 输出到名为logfile的文件中 +status 显示内存和CPU的使用情况 +work 工作库 +access+w/r/c 读取对象的权限,缺省为无读(-w)无写(-r)无连接(-c) +gui 显示图形交互界面 +input script_file 输入脚本文件 +licqueque 如无licence等待licence +run 如果在GUI交互界面下, 启动后将自动开始仿真 +loadpli1=... 动态加入PLI +timescale 设定仿真单位和精度 +nocopyright 不显示版权信息
ncverilog
ncverilog仿真详解 发表在ASIC/FPGA/汇编, 学习笔记, 编程开发 | 由阿布 | 十一月26, 2011 | 0标签: ncverilog, 仿真 数位IC工具简介——Simulator 工具 ModelSim ModelSim是Mentor公司所推出的软体, 主要用来当作VHDL的模拟器, 也是目前CIC在VHDL方面的主要的模拟软体;但ModelSim不仅支援VHDL的模拟,同样也可用来当Verilog的模拟器, 更进一步的, ModelSim也支援 VHD&Verilog的混合模拟, 这对於单晶片系统(SoC)的发展上, 矽智产(IP)是来源来自不同的地方, 有些矽智产是采用VHDL描述, 有些是Verilog描述, 因此这是不可或缺的功能. 所以CIC引进ModelSim这一套软体. NCSim NC-SIM 为Cadence 公司之VHDL与Verilog混合模拟的模拟器(simulator),可以帮助IC 设计者验证及模拟其所用VHDL与Verilog混合计设的IC功能. NCVerilog NC-Verilog 为Cadence 公司之Verilog 硬体描述语言模拟器(simulator),可以帮助IC 设计者验证及模拟所设计IC 的功能.使用NC-Verilog软体,使用者必须使用Verilog 硬体描述语言的语法来描述所要设计的电路. VCS VCS 为Synopsys 公司之Verilog 硬体描述语言模拟器(simulator),可以帮助IC设计者验证及模拟所设计IC 的功能.使用VCS 软体,使用者必须使用Verilog 硬体描述语言的语法来描述所要设计的电路. ncverilog使用(2009-04-20 16:07:14) ncverilog是shell版的，nclaunch是以图形界面为基础的，二者调用相同内核； ncverilog的执行有三步模式和单步模式，在nclaunch中对应multiple step和single step ncverilog的三步模式为：ncvlog(编译) ncelab(建立snapshot文件) ncsim(对snapshot文件进行仿真) 基于shell的ncverilog操作(尤其是单步模式)更适合于大批量操作 ncverilog的波形查看配套软件是simvision，其中包含原理图、波形、信号流等查看方式 三命令模式： ncvlog -f run.f ncelab tb -access wrc ncsim tb -gui 第一个命令中，run.f是整个的RTL代码的列表，值得注意的是，我们需要把tb文件放在首位，这样可以避免出现提示timescale的错误 注意：ncvlog执行以后将产生一个名为INCA_libs的目录和一个名为worklib的目录 第二个命令中，access选项是确定读取文件的权限。其中的tb是你的tb文件内的模块名字。
MDI Jade 6.5 使用教程
说明 本教程基于以下前提： 1.您已经安装好了MDI Jade 6.5，并且导入了PDF库； 2.对MDI Jade有基本了解，对Windows系统的操作与应用比较熟练； 3.对X衍射物相分析的原理有所了解； 4.您的电脑已经装好打印机或虚拟打印机（不要用微软office 的虚拟打印机）。 本教程专注于以下应用： 1.物相分析； 2.物相定量分析； 3.分析报告的给出（主要侧重于GIS Lab 418要求的报告格式）。受本人能力所限，文中错误之处请各位指正。联系邮箱1105039146@https://www.sodocs.net/doc/1517094724.html, csuxiang@https://www.sodocs.net/doc/1517094724.html,
第一部分物相分析 1.打开您的数据。File—read... 打开后的界面如图1： 图1 2.很多人说打开数据后要平滑曲线，但是我个人认为还是先不要平滑的好，因为每一次的平滑曲线操作都会造成数据失真。我更倾向于物相分析完毕后，平滑曲线，使得输出的报告更易读。但是，到底要不要在此平滑曲线取决于您自己。平滑曲线的操作如下： 右击图2中箭头所指按钮，可以进行参数设置，左击就是平滑曲线。
图2 3.物相分析。一般的，物相分析要至少分3轮进行，这样才能把所有的物相找出来。这3轮分别命名为大海捞针、单峰分析、指定元素分析。 首先左击按钮寻峰。 （1）“大海捞针”物相分析：右击图3箭头所指按钮，出现图4所示标签。在General选项里，首先勾选上左侧的所有的库，去掉右侧所有的对勾，其他设置如图4所示，最后左击ok。 图3
图4 完成上述步骤，出现图5所示界面。显示了矿物名称、化学式、FOM 值、PDF-#、RIR等内容。矿物的排序是按FOM值由小到大排列的，FOM值越小，表示存在这种矿物的可能性越大（但不绝对）。当鼠标左击到一个矿物时，在X衍射图谱显示栏会显示蓝色的线，选择与X衍射图谱拟合最好的矿物，然后在矿物名称前面勾选，表示你认为存在此矿物（如图6）。注意：选择矿物时，要尽量选取有RIR 值的矿物，否则后面的定量工作将不能继续。 图5 图6
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