专用集成电路

实验一 EDA软件实验

一、实验目的：

1、掌握Xilinx ISE 9.2的VHDL输入方法、原理图文件输入和元件库的调用方法。

2、掌握Xilinx ISE 9.2软件元件的生成方法和调用方法、编译、功能仿真和时序仿真。

3、掌握Xilinx ISE 9.2原理图设计、管脚分配、综合与实现、数据流下载方法。

二、实验器材：

计算机、Quartus II软件或xilinx ISE

三、实验内容：

1、本实验以三线八线译码器（LS74138）为例，在Xilinx ISE 9.2软件平台上完成设计电

路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择Xilinx公司的CoolRunner II系列XC2C256-7PQ208作为目标仿真芯片。

2、用1中所设计的的三线八线译码器（LS74138）生成一个LS74138元件，在Xilinx ISE

9.2软件原理图设计平台上完成LS74138元件的调用，用原理图的方法设计三线八线译

码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。

四、实验步骤：

1、三线八线译码器（LS 74138）VHDL电路设计

(1)三线八线译码器（LS74138）的VHDL源程序的输入

打开Xilinx ISE 6.2编程环境软件Project Navigator，执行“file”菜单中的【New Project】命令，为三线八线译码器（LS74138）建立设计项目。项目名称【Project Name】为“Shiyan”,工程建立路径为“C:\Xilinx\bin\Shiyan1”，其中“顶层模块类型（Top-Level Module Type）”为硬件描述语言（HDL），如图1所示。

图1

点击【下一步】，弹出【Select the Device and Design Flow for the Project】对话框，在该对话框内进行硬件芯片选择与工程设计工具配置过程。

图2

完成具体选择后点击【下一步】弹出如图3所示对话框，在该对话框内创建文件资源。

图3 图4

打开【New Source】标签，弹出如图4所示对话框

在【File】标签下对话框内写入用户自定义的文件名称，标签【Locatior】下显示了新定义文件的创建路径，选中标签【Add to proje】前的对号标记，将新创建的文件74ls138添加到工程“Shiyan”中。点击【下一步】，弹出如图5所示对话框，在此对话框中输入三线八线译码器（LS 74138）的的端口信息。

图5

点击【下一步】弹出【New Source Information】对话框，在该对话框内显示了新建文件的属性及信息，如图6所示。

图6

点击【完成】标签结束新建工程过程。进入Xilinx ISE文本编辑方式，在文本框中编辑输入3线8线译码器的VHDL源程序。

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

-- Uncomment the following lines to use the declarations that are

-- provided for instantiating Xilinx primitive components.

--library UNISIM;

--use UNISIM.VComponents.all;

entity ls74138 is

Port ( G1 : in std_logic;

G2 : in std_logic;

INP : in std_logic_vector(2 downto 0);

Y : out std_logic_vector(7 downto 0));

end ls74138;

architecture Behavioral of ls74138 is

begin

process(G1,G2,INP)

begin

if((G1 and G2)='1') then

case INP is

when "000"=>Y<="00000001"; when "001"=>Y<="00000010";

when "010"=>Y<="00000100"; when "011"=>Y<="00001000";

when "100"=>Y<="00010000"; when "101"=>Y<="00100000";

when "110"=>Y<="01000000"; when "111"=>Y<="10000000";

when others=>Y<="00000000"; end case;

else Y<="00000000";

end if; end process;

end Behavioral;

在VHDL源程序中，G1和G2为两个使能控制信号，INP为命令码输入信号，Y为8

位译码输出信号。

（2）、设计文件存盘与语法检查

完成程序代码输入后单击高亮“ls74138-behavioral”标签，此时工具窗口将显示“Process for Source(ls74138-behavioral)”。用鼠标右键点击Process窗口中【Check Syntax】标签，点击运行选项，进行程序语法检查，当显示一绿色对号标志时即表示程序中不存在语法问题。或双击【Synthesize-XST】当显示一绿色对号标志时即表示程序综合成功。

（3）、仿真文件设计

为了验证所设计电路功能，需要输入测试文件对电路程序功能进行测试。在【Process】菜单中选择【New Source】选项，即可弹出对话框，选择【VHDL Test Bench】添加测试向量文件，并将文件添加到LS74138模块中

运行行为仿真选项卡【Behavioral Simulation】，在测试向量文件中填写代码，完成后保存，Xilinx ISE自动调用ModelSim SE 6.1c仿真平台作为仿真工具。运行ModelSim SE 6.1c，。在【transcript】窗口中输入仿真时间。在波形【Wave】窗口内使用按钮实现仿真图的“放大”“缩小”“全局”功能，由图中时序及逻辑关系可知该三线八线译码器行为仿真正常。

图11

测试向量参考程序如下：

-- VHDL Test Bench Created from source file ls74138.vhd --

-- Notes:

-- This testbench has been automatically generated using types std_logic and -- std_logic_vector for the ports of the unit under test. Xilinx recommends -- that these types always be used for the top-level I/O of a design in order -- to guarantee that the testbench will bind correctly to the post-implementation

-- simulation model.--

LIBRARY ieee;

USE ieee.std_logic_1164.ALL;

USE ieee.numeric_std.ALL;

ENTITY ls74138_ls74138_vhd_tb IS

END ls74138_ls74138_vhd_tb;

ARCHITECTURE behavior OF ls74138_ls74138_vhd_tb IS

COMPONENT ls74138

PORT(G1 : IN std_logic;

G2 : IN std_logic;

INP : IN std_logic_vector(2 downto 0);

Y : OUT std_logic_vector(7 downto 0));

END COMPONENT;

SIGNAL G1 : std_logic;

SIGNAL G2 : std_logic;

SIGNAL INP : std_logic_vector(2 downto 0);

SIGNAL Y : std_logic_vector(7 downto 0);

BEGIN

uut: ls74138 PORT MAP(

G1 => G1,

G2 => G2,

INP => INP,

Y => Y

);

-- *** Test Bench - User Defined Section ***

u1:PROCESS wait for 15 us;

BEGIN INP<="010";

G1<='0'; wait for 15 us;

wait for 15 us; INP<="011";

G1<='1'; wait for 15 us;

wait for 100 us; INP<="100";

G1<='0'; wait for 15 us;

wait for 15 us; INP<="101";

G1<='1'; wait for 15 us;

wait; INP<="110";

END PROCESS u1; wait for 15 us;

u2:PROCESS INP<="111";

BEGIN wait for 30 us;

G2<='0'; INP<="000";

wait for 15 us; wait;

G2<='1'; end PROCESS u3;

wait for 100 us; -- *** End Test Bench - User Defined Section *** G2<='0'; END behavior ;

wait for 15 us;

G2<='1';

wait;

END PROCESS u2;

u3:PROCESS

BEGIN

INP<="000";

wait for 30 us;

INP<="001";

（4）芯片管脚定义

如前所述添加用户定义限制文件，运行【Assign Package Pins】选项卡，Xilinx ISE 将弹出管脚分配窗口，输入各个端口管脚位置并保存，完成芯片管脚定义。

（5）编译与综合

图16 图17 运行【Process for Source】中的【Implement Design】（图16），ISE将自动完成编译

并调用内嵌的综合工具XST完成综合过程，运行结果如图17所示。

编译通过后即自动生成了电路烧录下载文件（*.jed）以及资源消耗报告，通过该报告即可了解所设计电路的资源消耗情况。

由图可知，在三线八线译码器（74LS138）的设计中使用了8个宏单元，9个乘积项，8个寄存器单元，13个用户引脚及5个功能输入块。

2、元件的生成、调用和仿真

新建原理图文件，命名为“Sch_LS74138”并添加到工程“Shiyan”中。点击【下一步】完成原理图文件的创建。在弹出的原理图编辑框内选择【Symbols】标签，在其目录列表内显示了所有可用电路器件，其中包括了我们所设计的LS74138。

双击“ls74138”将其放置到原理图编辑区内。点击为器件添加外围端口。

将原理图文件保存后返回【Xilinx Project Navigator】平台，此时已经将程序所设计的器件“LS74138”配置给了原理图文件“sch_ls74138”。

实验二组合逻辑电路的VHDL语言实现

一、实验目的：

1、掌握VHDL语言设计基本单元及其构成

2、掌握用VHDL语言设计基本的组合逻辑电路的方法。

二、实验器材：

计算机、Quartus II软件或Xilinx ISE

三、实验内容：

1、以四选一选择器为例，在Xilinx ISE软件平台上完成设计电路的VHDL文本输入，编辑，

编译，仿真，管脚分配和编程下载等操作。

四、实验步骤：

（一）、用VHDL语言实现四选一选择器的设计并实现功

能仿真。

选择器常用于信号的切换，四选一选择器可以用于4路

信号的切换。其真值表如下所示：

用VHDL语言实现四选一选择器的设计并实现功能仿真。

参考程序如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY mux4 IS

PORT (INPUT:IN STD_LOGIC_VECTOR (3 DOWNTO 0);

A,B:IN STD_LOGIC;

Y:OUT STD_LOGIC);

END mux4;

ARCHITECTURE rt1 OF mux4 IS

SIGNAL se1:STD_LOGIC_VECTOR (1 DOWNTO 0);

BEGIN

se1<=B&A;

PROCESS (INPUT,se1)

BEGIN

IF(se1="00")THEN

y<=INPUT(0);

ELSIF(se1="01")THEN

y<= INPUT (1);

ELSIF(se1="10")THEN

y<= INPUT (2);

ELSE

y<= INPUT (3);

END IF;

END PROCESS;

END rt1;

测试向量程序如下：

-- VHDL Test Bench Created from source file mux4.vhd ––

-- Notes:

-- This testbench has been automatically generated using types std_logic and

-- std_logic_vector for the ports of the unit under test. Xilinx recommends

-- that these types always be used for the top-level I/O of a design in order -- to guarantee that the testbench will bind correctly to the post-implementation -- simulation model.

LIBRARY ieee;

USE ieee.std_logic_1164.ALL;

USE ieee.numeric_std.ALL;

ENTITY mux4_mux4_vhd_tb IS

END mux4_mux4_vhd_tb;

ARCHITECTURE behavior OF mux4_mux4_vhd_tb IS

COMPONENT mux4

PORT(

INPUT : IN std_logic_vector(3 downto 0);

A : IN std_logic;

B : IN std_logic;

Y : OUT std_logic

);

END COMPONENT;

SIGNAL INPUT : std_logic_vector(3 downto 0);

SIGNAL A : std_logic;

SIGNAL B : std_logic;

SIGNAL Y : std_logic;

BEGIN

uut: mux4 PORT MAP(

INPUT => INPUT,

A => A,

B => B,

Y => Y

);

-- *** Test Bench - User Defined Section ***

u1: PROCESS

BEGIN

A<='0'; B<='1';

wait for 15 us; wait for 5 us;

A<='1'; B<='0';

wait for 15 us; wait for 5 us;

A<='0'; B<='1';

wait for 5 us; wait;

A<='1'; end process u2;

wait for 5 us; u3: process A<='0'; begin

wait; INPUT<="1101"; END PROCESS u1; wait for 10 us; u2: process INPUT <="1010"; begin wait for 10 us; B<='0'; INPUT <="0111";

wait for 10 us; wait for 20 us;

B<='1'; INPUT <="0001";

wait for 20 us; wait for 10 us;

B<='0'; INPUT <="0010";

wait for 5 us; wait ;

end process u3;

-- *** End Test Bench - User Defined Section ***

END behavior;

仿真结果如下图：

实验三时序逻辑电路的VHDL语言实验

一、实验目的：

1、掌握用VHDL语言设计基本的时序逻辑电路及仿真。

2、掌握VHDL顺序语句和并行语句的异同

3、掌握触发器同步复位和异步复位的实现方式。

4、掌握软件时钟的加入方法。

二、实验器材：

计算机、Quartus II软件或xilinx ISE

三、实验内容：

1、设计带使能的递增计数器

2、在步骤1的基础上设计一带使能的同步（异步）复位的递增（递减）计数器

四、实验步骤：

参考程序：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity ycounter is

port(clk,clear,ld,enable:in std_logic;

d:in std_logic_vector(7 downto 0);

qk:out std_logic_vector(7 downto 0));

end ycounter;

architecture a_ycounter of ycounter is

begin

PROCESS (clk)

VARIABLE cnt :std_logic_vector(7 downto 0);

BEGIN

IF (clk'EVENT AND clk = '1') THEN

IF(clear = '0') THEN

cnt := "00000000"; ELSE

IF(ld = '0') THEN cnt := d;

ELSE IF(enable = '1') THEN

cnt := cnt + "00000001"; END IF;

END IF; END IF;

END IF; qk <= cnt;

END PROCESS; end a_ycounter;

测试向量如下：

-- VHDL Test Bench Created from source file ycounter.vhd -- 16:50:55 03/24/2008 -- Notes:

-- This testbench has been automatically generated using types std_logic and

-- std_logic_vector for the ports of the unit under test. Xilinx recommends

-- that these types always be used for the top-level I/O of a design in order -- to guarantee that the testbench will bind correctly to the post-implementation -- simulation model.

LIBRARY ieee;

USE ieee.std_logic_1164.ALL;

USE ieee.numeric_std.ALL;

ENTITY ycounter_a_ycounter_vhd_tb IS

END ycounter_a_ycounter_vhd_tb;

ARCHITECTURE behavior OF ycounter_a_ycounter_vhd_tb IS

COMPONENT ycounter

PORT(

clk : IN std_logic;

clear : IN std_logic;

ld : IN std_logic;

enable : IN std_logic;

d : IN std_logic_vector(7 downto 0);

qk : OUT std_logic_vector(7 downto 0)

);

END COMPONENT;

constant clk_cycle: time:=20 us;

SIGNAL clk : std_logic;

SIGNAL clear : std_logic;

SIGNAL ld : std_logic;

SIGNAL enable : std_logic;

SIGNAL d : std_logic_vector(7 downto 0);

SIGNAL qk : std_logic_vector(7 downto 0);

BEGIN

uut: ycounter PORT MAP(

clk => clk,

clear => clear,

ld => ld,

enable => enable,

d => d,

qk => qk

);

-- *** Test Bench - User Defined Section ***

u1 : PROCESS wait for clk_cycle/2; BEGIN clk<='1';

clk<='0'; wait for clk_cycle/2;

wait for clk_cycle/2; clk<='0';

clk<='1'; wait for clk_cycle/2;

wait for clk_cycle/2; clk<='1';

clk<='0'; wait ;

wait for clk_cycle/2; END PROCESS u1;

clk<='1'; u2: process

wait for clk_cycle/2; begin

clk<='0'; clear<='0';

wait for clk_cycle/2; wait for clk_cycle;

clk<='1'; clear<='1';

wait for clk_cycle/2; wait;

clk<='0'; end process;

wait for clk_cycle/2; u3: process

clk<='1'; begin

wait for clk_cycle/2; ld<='1';

clk<='0'; wait for clk_cycle*6;

wait for clk_cycle/2; ld<='0';

clk<='1'; wait ;

wait for clk_cycle/2; end process u3;

clk<='0'; u4: process

wait for clk_cycle/2; begin

clk<='1'; enable<='1';

wait for clk_cycle/2; wait ;

clk<='0'; end process u4;

u5: process

begin

d<="00001111";

wait;

end process u5;

-- *** End Test Bench - User Defined Section ***

END behavior;

仿真结果如图所示：

实验四 VHDL层次化设计方法实验

一、实验目的：

1、掌握用VHDL语言层次化设计的基本方法。

2、掌握GENERATE语句的用法。

二、实验器材：

计算机、Quartus II软件或xilinx ISE

三、实验内容：

设计一8位异步计数器，它的上一位计数器的输出作为下一位计数器的时钟信号，一级一级串行连接构成一个异步计数器。

各个D触发器模块采用VHDL语言编写，分别用原理图和VHDL语言元件例化语句的方法实现8位异步计数器的设计。

四、实验步骤：

（一）、在原理图中调用VHDL生成的D触发器模块实现8位异步计数器的设计

1、在xilinx ISE环境中新建vhdl文本编辑文件，设计带清零端的D触发器并编译仿真。

2、将步骤1所设计的D触发器生成一个元件。

3、新建原理图文件，调用步骤2所生成的D触发器元件，在原理图中实现8位异步计数器。（二）、用VHDL的COMPONENT语句调用VHDL生成的D触发器模块实现8位异步计数器设计。

1、在xilinx ISE环境中新建vhdl文本编辑文件，设计带清零端的D触发器并编译仿真。

2、在同一个程序中用COMPONENT语句实现8位异步计数器的设计。

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

-- Uncomment the following lines to use the declarations that are

-- provided for instantiating Xilinx primitive components.

--library UNISIM;

--use UNISIM.VComponents.all;

entity dff is

port (

d,clk,clear: in std_logic;

q,q_n: out std_logic

);

end dff;

architecture Behavioral of dff is

begin

process(clk,clear)

begin

if (clear='0') then

q<='0';

elsif(clk'event and clk='1') then

q<=d;

q_n<=not d;

end if;

end process;

end Behavioral;

D触发器测试向量程序如下：

Test Bench Created from source file dff.vhd --

-- Notes:

-- This testbench has been automatically generated using types std_logic and -- std_logic_vector for the ports of the unit under test. Xilinx recommends -- that these types always be used for the top-level I/O of a design in order -- to guarantee that the testbench will bind correctly to the post-implementation -- simulation model.

--

LIBRARY ieee;

USE ieee.std_logic_1164.ALL;

USE ieee.numeric_std.ALL;

ENTITY dff_dff_vhd_tb IS

END dff_dff_vhd_tb; ARCHITECTURE behavior OF dff_dff_vhd_tb IS COMPONENT dff PORT(

d : IN std_logic; clear: in std_logic;

clk : IN std_logic; q : OUT std_logic;

q_n: out std_logic );

END COMPONENT; SIGNAL d : std_logic;

signal clear: std_logic; SIGNAL clk : std_logic;

SIGNAL q : std_logic; signal q_n: std_logic;

BEGIN uut: dff PORT MAP(

d => d, clear=>clear,

clk => clk, q => q,

q_n=> q_n );u1: PROCESS

BEGIN clk<='0';

wait for 5us; clk<='1';

wait for 5us; clk<='0';

wait for 5us; clk<='1';wait for 5us;

clk<='0'; wait for 5us;

clk<='1'; wait for 5us;

clk<='0'; wait for 5us;

clk<='1'; wait for 5us;

clk<='0'; wait for 5us;

clk<='1'; wait;

end process u1; u2: process

begin d<='0';

wait for 15us; d<='1';

wait for 25us; d<='0';

wait ; end process u2;

u3: process begin

clear<='1'; wait for 35us;

clear<='0'; wait for 10us;

clear<='1';

wait ;

end process u3;

-- *** End Test Bench - User Defined Section ***

END behavior;

程序仿真如下图：

新建原理图文件，调用步骤1所生成的D触发器元件，在原理图中实现8位异步计数器：end Behavioral;

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY rplcont IS

PORT(clk,clr:in std_logic;

count:out std_logic_vector(7 downto 0));

END rplcont;

ARCHITECTURE rtl OF rplcont IS

signal count_in_bar:std_logic_vector(8 downto 0);

component dffr

port(clk,clr,d:in std_logic;

q,qb:out std_logic);

end component;

begin

count_in_bar(0)<=clk;

gen1:for i in 0 to 7 generate

u:dffr port map(clk=>count_in_bar(i),

clr=>clr,d=>count_in_bar(i+1),

q=>count(i),qb=>count_in_bar(i+1));

end generate;

end rtl;

（三）测试向量设计

Test Bench Created from source file dff.vhd --

-- Notes:

-- This testbench has been automatically generated using types std_logic and -- std_logic_vector for the ports of the unit under test. Xilinx recommends -- that these types always be used for the top-level I/O of a design in order -- to guarantee that the testbench will bind correctly to the post-implementation -- simulation model.

--

LIBRARY ieee;

USE ieee.std_logic_1164.ALL;

USE ieee.numeric_std.ALL;

ENTITY dff_dff_vhd_tb IS

END dff_dff_vhd_tb;

ARCHITECTURE behavior OF dff_dff_vhd_tb IS

COMPONENT dff

PORT(

d : IN std_logic;

clear: in std_logic;

clk : IN std_logic;

q : OUT std_logic;

q_n: out std_logic

);

END COMPONENT;

SIGNAL d : std_logic;

signal clear: std_logic;

SIGNAL clk : std_logic;

SIGNAL q : std_logic;

signal q_n: std_logic;

BEGIN

uut: dff PORT MAP(

d => d,

clear=>clear, wait for 5us;

clk => clk, clk<='1';

q => q, wait for 5us;

q_n=> q_n clk<='0';

);u1: PROCESS wait for 5us;

BEGIN clk<='1';

d<='0'; wait for 5us;

wait for 20us; clk<='0';

d<='1'; wait for 5us;

wait for 10us; clk<='1';

d<='0'; wait for 5us;

wait for 20us; clk<='0';

d<='1'; wait for 5us;

wait for 20us; clk<='1';

d<='0'; wait for 5us;

wait for 10us; clk<='0';

d<='1'; wait for 5us;

wait for 20us; clk<='1';

end process u1; wait for 5us;

u2: process clk<='0';

begin wait for 5us;

clk<='0'; clk<='1';

wait for 1us; wait for 5us;

clk<='1'; clk<='0';

wait for 5us; wait for 5us;

clk<='0'; clk<='1';

wait for 5us; wait for 5us;

clk<='1'; clk<='0';

wait for 5us; wait for 5us;

clk<='0'; clk<='1';

wait for 5us; clk<='0';

wait; end process u2;

u3: process begin

clear<='0'; wait for 20us;

clear<='1'; wait for 80us;

end process u3;

-- *** End Test Bench - User Defined Section ***

END behavior;

五、实验结果（仿真结果）与分析

驱动芯片的选择

电机驱动有单极性和双极性两种。当只需要电机单方向驱动时，可采用单极性驱动，如下图(a)所示，此电路由于续流二极管工作时间较长，损耗大，所以改进后的半桥驱动如下图(b): Figure 1.Illustration of the half bridge. 当需要电机正反两个方向旋转时，采用双极性驱动方式，如下： Figure 2．Illustration of the H bridge. 功能逻辑如下：（1：合并，0：断开） S1 S2 S3 S4 电机动作 1 0 0 1 正传 0 1 1 0 反转 0 0 0 0 自由 0 1 0 1 刹车 1 0 1 0 刹车 这又称为全桥驱动，上图中开关使用大功率MOS管替代，可以使用分立元件，也可以使用集成电路。但是能用于PWM驱动的低电压大电流芯片产品并不多，在智能车比赛中使用最多的有：MC33886, VNH3SP30, BTS7960B, DT340I, IRF3205。 根据查阅的资料，使用单片MC33886时易发生发热、噪声等问题，对电源电压影响过大等问题，所以可以使用两片并联，如下所示：

该接法降低了MOS管的导通内阻，增大了驱动电流，可以起到增强驱动能力、减小芯片发热的作用，但是起始频率受限，电机噪声大且发热严重。 VNH3SP30是意法半导体公司生产的专用于电机驱动的大电流功率集成芯片。芯片核心是一个双单片上桥臂驱动器(HSD)和2个下桥臂开关,HSD开关的设计采用ST的ViPowe 技术，允许在一个芯片内集成一个功率场效应MOS管和智能信号/保护电路。下桥臂开关是采用ST专有的EHD(STripFET)工艺制造的纵向场效应MOS管。3个模块叠装在一个表面组装MultiPowerSO- 30引脚框架电绝缘封装内，具体性能指标如下: ①最大电流30 A、电源电压高达40 V; ②功率MOS管导通电阻0.034 Ω; ③5 V兼容的逻辑电平控制信号输入;④内含欠压、过压保护电路;⑤芯片过热报警输出和自动关断。与MC3886相比，它具有一个显著优点就是芯片不会发热，且保护功能强大，但是存在开关频率限10 kHz，电机噪声大且电机容易发热，但芯片较贵，很多场合性价比不高。 采用2个半桥智能功率驱动芯片BTS7960B组合成一个全桥驱动器，驱动直流电机转动。BTS7960B是应用于电机驱动的大电流半桥集成芯片，它带有一个P沟道的高边MOSFET、一个N沟道的低边MOSFET和一个驱动IC。P沟道高边开关省去了电荷泵的需求，因而减少了电磁干扰(EMI)。集成的驱动IC具有逻辑电平输入、电流诊断、斜率调节、死区时间产生和超温、过压、欠压、过流及短路保护功能。BTS7960B的通态电阻典型值为16 mΩ，驱动电流可达43 A，调节SR引脚外接电阻的大小可以调节MOS

HID 灯集成电路驱动器UCC2305 及其应用电路原理图

HID灯集成电路驱动器UCC2305及其应用电路原理图一、引言 高强度气体放电（HID：High intensity Discharge）灯实际上包括了一大类采用小型高内压弧光管发光的照明产品，基本上有三种类型：水银蒸气(MV)灯，金属卤化物(MH)灯和高、低压钠(HPS或LPS)灯。HID灯全都按与日光灯相似的放电原理工作：当灯管里充填的气体，如被镇流器提供的电流激活时便会发光。HID灯和日光灯的关键区别是灯管里的压力更高。 金属卤化物(MH)灯是为改善水银蒸气灯的亮度、显色性差和效率相对低的特征而设计。MH灯功能非常象水银蒸气灯，但因在灯管内添加了如铊、铟和钠金属的碘化物(卤化物)，故比之只有水银蒸气能发放更多和更优质的光。 金卤灯与传统卤素灯也不同，因为灯管内另有一小玻璃球灌满了氙气及少许稀有金属，受电流刺激进行化学反应，就会发出色温高达4000K-12000K的光芒，如图1。 汽车中的金卤灯需使用特制镇流器将车内蓄电池的直流低压转换为触发高压使灯启动。灯启动后0.8秒亮度约达20%额定亮度，4秒内达80%额定亮度以上，亮度稳定后镇流器向灯提供约80V供电电压，保持灯以恒定功率运转。金卤灯具有负阻效应，使用时必须配镇流器才能工作，目前金卤灯和电子镇流器的价格都较高，因降低金卤灯和电子镇流器成本，缩小其体积是普及推广汽车中应用关键。

车用金卤灯镇流器系统主要由包括从9-16V汽车硫酸铅电池输入的直流-直流变换器，高压点火器，200-400Hz全桥逆变器以及保证稳态功率输出的控制电路4部分组成（图2）。DC/DC变换器须满足在9-16V输入电压范围内能输出直流电60-500V的压，并具有输入过压、输出短路/开路和过流保护功能。点火器的功能是产生瞬间高压20-30KV的击穿灯管放电。全桥逆变器提供200-400Hz全桥功率开关管的驱动信号，完成DC-AC逆变，实现灯管两端电压极性反转，防止灯管单端发黑，延长灯管寿命。控制电路起到保证向灯稳态时提供恒功率输出。稳压时灯管两端的压降约为60-110V，如35W灯管稳态时其功率必须保证在35W±2W范围之内，功率太高的会损坏灯管，缩短灯管使用寿命；功率过低则会降低输出亮度，造成驾车安全隐患。 二、集成电路驱动器UCC2305 UCC3305是德州仪器公司一款针对车用HID灯应用设计的集成电路驱动控制芯片，UCC3305集成了控制和驱动HID灯所需全部功能，既能配合快速打开汽车前灯的要求，也适用其他选择HID灯的照明设备。具有下列符合车用HID镇流器设计的性能要求： ·9-16V输入电压宽工作范围及低至6V的快速启动特性 ·具有输入过压、输出过流及过压保护 ·针对不同灯管电压的恒功率输出控制 ·频率高达300KHz的电流型PWM控制器 ·全桥驱动输出 ·灯冷、热启动电流可调与正常工作电流控制 ·符合汽车电子要求的40°-105°C宽温度工作范围

集成电路实验报告报告—2008301200188王晓东

武汉大学教学实验报告 实验名称集成电路实验指导教师孙涛姓名王晓东年级08 学号2008301200188 成绩 一、预习部分 1．实验目的 2．实验基本原理 3．主要仪器设备（含必要的元器件、工具）

实验一：Shell命令与Solaris9桌面管理 一．实验目的 了解Sorlaris 平台发展历史，Unix 操作系统的主要三个部分。掌握Unix 的Shell 基本命令，公共桌面管理(Common Desk Environment)基本操作，Unix 的文件管理。 二．预备知识与实验原理 计算机基本知识，Unix 操作系统发展的历史、特点，基本UNIX Shell 文件管理命令（见本章第一节）。 三．实验设备与软件平台 Unix 服务器，工作站。 四．实验内容与要求 熟悉三种UnixShell，及基本文件管理命令行命令： 掌握UnixShell 的基本命令、使用、参数意义；并学会使用帮助； 熟悉Unix 文件管理系统； 基本掌握Sorlaris 公共桌面管理平台(CDE)。 五．实验步骤 1. 分别完成并熟练掌握如下实验内容（参阅第一节内容） Bourneshell($) Kornshell($) Cshell(%) ls 显示文件名 cd 目录转换 mkdir 创建目录 rmdir 删除目录 cp 文档复制 find 文件查找 vi 编辑器 geidt 编辑器 man 帮助 exit 系统退出 reboot 系统重启 pwd 显示当前路径 二、实验操作部分 1．实验操作过程（可用图表示） 2．结论

2. Sorlaris 操作系统的三个基本组成，熟悉命令行下的文件管理，子目录等。 3. CDE（公共桌面环境） （1）geidt 编辑文本文件 （2）在CDE 下运行可执行程序 （3）文件管理 思考题 1.简述UNIX 操作系统的三个组成部分。 答：UNIX 操作系统是基于文件的，其三个主要部分是Kernel(内核)、Shell、文件系统。Kernel是操作系统的核心，Shell是用户与kernel之间的接口。它就像是命令的解释器或翻译器。Solaris环境的文件结构是分层的目录树结构，类似于DOS的文件结构。2.简述UNIX 演化过程和特点。 答：最早的计算机都采用的是批处理的方式，耗费的时间和财力都比较大，为克服这一缺点，贝尔实验室研制了一种较为简单的操作系统即UNIX。随着许多商业机构和学术机构的加入，使UNIX得到了迅速的发展。直至今天拥有强大功能、性能良好的的UNIX 系统。 UNIX系统具有可移植性好、可靠性高、伸缩性强、开放性好、网络功能强、数据库支持强大、用户界面良好、文本处理工具强大而完美、开发环境良好、系统审计完善、系统安全机制强、系统备份功能完善、系统结构清晰、系统的专业性和可制定性强的特点。 3.何为UNIX shell？有那些常用shell 命令？ 答：UNIX Shell 是Unix 内核与用户之间的接口，是Unix 的命令解释器。常用的shell 命令有Bourne Shell（sh）、Korn Shell（ksh）、C Shell（csh）、Bourne-again Shell （bash）。 实验二：Tcl脚本命令与编程——从1到100的累加 一. 实验目的 掌握Tcl 基本命令，脚本编程的语法，数据类型、控制结构命令，以及基本Tcl 脚本 编程。 二. 预备知识与实验原理 见本章第二节，Tcl/Tk 脚本基础。 三. 实验设备与软件平台 UNIX 服务器一台，工作站数台，Tcl 8.3.2。 四. 实验要求 （1）掌握Tcl 的基本语法、命令结构。 （2）编写脚本程序实现1 到100 的累加。 五. 实验步骤 阅读第二节内容并完成如下实验：

集成电路设计实验报告

集成电路设计 实验报告 时间：2011年12月

实验一原理图设计 一、实验目的 1.学会使用Unix操作系统 2.学会使用CADENCE的SCHEMA TIC COMPOSOR软件 二：实验内容 使用schematic软件，设计出D触发器，设置好参数。 二、实验步骤 1、在桌面上点击Xstart图标 2、在User name：一栏中填入用户名，在Host：中填入IP地址，在Password：一栏中填入 用户密码，在protocol：中选择telnet类型 3、点击菜单上的Run！，即可进入该用户unix界面 4、系统中用户名为“test9”，密码为test123456 5、在命令行中（提示符后，如：test22>）键入以下命令 icfb&↙(回车键)，其中& 表示后台工作，调出Cadence软件。 出现的主窗口所示： 6、建立库(library)：窗口分Library和Technology File两部分。Library部分有Name和Directory 两项，分别输入要建立的Library的名称和路径。如果只建立进行SPICE模拟的线路图，Technology部分选择Don’t need a techfile选项。如果在库中要创立掩模版或其它的物理数据（即要建立除了schematic外的一些view），则须选择Compile a new techfile(建立新的techfile)或Attach to an existing techfile(使用原有的techfile)。 7、建立单元文件(cell)：在Library Name中选择存放新文件的库，在Cell Name中输 入名称，然后在Tool选项中选择Composer-Schematic工具(进行SPICE模拟)，在View Name中就会自动填上相应的View Name—schematic。当然在Tool工具中还有很多别的

马达控制驱动芯片

特点： 低静态工作电流； 宽电源电压范围：2.5V-12V ； 每通道具有800mA 连续电流输出能力； 较低的饱和压降； TTL/CMOS 输出电平兼容，可直接连CPU ； 输出内置钳位二极管，适用于感性负载； 控制和驱动集成于单片IC 之中； 具备管脚高压保护功能； 工作温度：-20°C-80°C 。 描述： L9110是为控制和驱动电机设计的两通道推挽式功率放大专用集成电路器件，将分立电路集成在单片IC 之中，使外围器件成本降低，整机可靠性提高。该芯片有两个TTL/CMOS 兼容电平的输入，具有良好的抗干扰性；两个输出端能直接驱动电机的正反向运动，它具有较大的电流驱动能力，每通道能通过800mA 的持续电流，峰值电流能力可达1.5A ；同时它具有较低的输出饱和压降；内置的钳位二极管能释放感性负载的反向冲击电流，使它在驱动继电器、直流电机、步进电机或开关功率管的使用上安全可靠。L9110被广泛应用于玩具汽车电机驱动、脉冲电磁阀门驱动，步进电机驱动和开关功率管等电路上。 管脚定义： 序号 符号 功能 1 OA A 路输出管脚 2 VCC 电源电压 3 VCC 电源电压 4 OB B 路输出管脚 5 GND 地线 6 IA A 路输入管脚 7 IB B 路输入管脚 8 GND 地线 绝对最大范围： Ta ＝25°C 符 号 参 数 最 小 典 型 最 大 单 位Vcc max 电源电压 2.2 5.0 12.0 V Iout max 输出电流 － 800 1000 mA VH in 输入高电平 2.2 5.0 12.0 V VL in 输入低电平 0 0.5 0.7 V Pd max 允许电源消耗 － － 800 mW Topr 操作温度 -30 25 85 °C DP 后缀 塑料封装(DIP8) SO 后缀 塑料封装(SOP8)

专用集成电路实验报告

实验3/4 反相器的特性

： 学号： 班级： 指导老师： 1、实验目的 1.了解反相器的电路结构和版图结构。 2.理解反相器的开关阈值。 3.理解反相器延时与电源和器件尺寸的关系。 4.理解反相器链的延时与器件尺寸的关系。 2、实验容 1.画出一个双阱工艺反相器的版图示意图（不严格要求尺寸和比例关系，画出阱、扩散区、 多晶栅极、栅接触孔、源极漏极接触孔、金属即可）。 2.一个0.25um工艺的反相器，NMOS管的尺寸为L = 0.250um，W = 0.375um；PMOS管的尺 寸为L = 0.250um，W = 1.125um。

a) 电源为2.5V ，从0到2.5V 扫描输入电压vin ，观察输出电压vout ，找到开关阈值； b) 仅修改PMOS 管的W = 2.750um ，找到此时的开关阈值； c) 恢复PMOS 管尺寸W = 1.125um ，电源分别为2.5V 、1.5V 、1V ，观察pHL t 和pLH t （50% 到50%）； d) 修改PMOS 管的W = 0.750um ，电源为2.5V ，观察pHL t 和pLH t （50%到50%）。 3. 四个反相器级联，所有的NMOS 管的尺寸为L = 0.250um ，W = 0.375um ；所有的PMOS 管 的L = 0.250um ；电源为2.5V 。 a) 第一个反相器的PMOS 管W = 1.125um ，第二个反相器的PMOS 管W = 1.875um ，第三 个反相器的PMOS 管W = 3.000um ，第四个反相器的PMOS 管W = 5.250um ； b) 四个反相器的PMOS 管均为W = 1.125um ； c) 四个反相器的PMOS 管均为W = 1.875um ； d) 四个反相器的PMOS 管均为W = 3.000um ； 观察四种情况下反相器链的pHL t 和pLH t 。 一、双阱工艺反相器的版图示意图 双阱工艺反相器的版图示意图如图1.1所示

电机驱动芯片

马达专用控制芯片LG9110 芯片特点： 低静态工作电流； 宽电源电压范围：2.5V-12V ； 每通道具有800mA 连续电流输出能力； 较低的饱和压降； TTL/CMOS 输出电平兼容，可直接连CPU ； 输出内置钳位二极管，适用于感性负载； 控制和驱动集成于单片IC 之中； 具备管脚高压保护功能； 工作温度：0 ℃-80 ℃。 描述： LG9110 是为控制和驱动电机设计的两通道推挽式功率放大专用集成电路器件，将分立电路集成在单片IC之中，使外围器件成本降低，整机可靠性提高。该芯片有两个TTL/CMOS 兼容电平的输入，具有良好的抗干扰性；两个输出端能直接驱动电机的正反向运动，它具有较大的电流驱动能力，每通道能通过750 ～800mA 的持续电流，峰值电流能力可达1.5 ～2.0A ；同时它具有较低的输出饱和压降；内置的钳位二极管能释放感性负载的反向冲击电流，使它在驱动继电器、直流电机、步进电机或开关功率管的使用上安全可靠。LG9110 被广泛应用于玩具汽车电机驱动、步进电机驱动和开关功率管等电路上。 管脚定义： 1 A路输出管脚、2和3 电源电压、4 B路输出管脚、5和8地线、6 A路输入管脚、7 B路输入管脚 恒压恒流桥式1A驱动芯片L293 L293是著名的SGS公司的产品，内部包含4通道逻辑驱动电路。其后缀有B、D、E等，除L293E为20脚外，其它均为16引脚。其额定工作电流为1A，最大可达1.5A，Vss电压最小4.5V，最大可达36V；Vs电压最大值也是36V，但经过我的实验，Vs电压应该比Vss电压高，否则有时会出现失控现象。 恒压恒流桥式2A驱动芯片L298N L298也是SGS公司的产品，比较常见的是15脚Multiwatt封装的 L298N，内部同样包含4通道逻辑驱动电路。 1、15脚是输出电流反馈引脚，其它与L293相同。在通常使用中这两个引脚也可以直接接地。

电机驱动器说明

使用说明 两相四线步进电机控制方式使用说明 使用直流/步进两用驱动器可以驱动一台步进电机。A，B端分别用短

接帽接通5V电源点。M1和M2四个接线端子分别接步进电机的两个绕组。要实现步进电机的旋转，输入信号端IN1，IN2，IN3，IN4依次接入低电平。（正转接入低电平的顺序是IN1→IN2→IN3→IN4，反转接入低电平的顺序是IN4→IN3→IN2→IN1）。改变脉冲的速度即可改变电机的转动速度，脉冲越快电机的转速也就越快。脉冲速度超过了电机的反应速度就容易造成电机失步。（果接入信号正常，电机发生抖动现象，证明电机接线一相接反。须调节电机接线顺序。） 四相六线步进电机控制方式使用说明 使用直流/步进两用驱动器可以驱动一台四相六线步进电机和控制一台两相四线步进电机的程序是一样的。（只是接线方式有一点不同，

四相六线步进电机需要将其中的两个公共端接电源即可。如上图接法。）M1和M2四个接线端子分别接步进电机的两个绕组。要实现步进电机的旋转，输入信号端IN1，IN2，IN3，IN4依次接入低电平。（正转接入低电平的顺序是IN1→IN2→IN3→IN4，反转接入低电平的顺序是IN4→IN3→IN2→IN1）。改变脉冲的速度即可改变电机的转动速度，脉冲越快电机的转速也就越快。脉冲速度超过了电机的反应速度就容易造成电机失步。（果接入信号正常，电机发生抖动现象，证明电机接线一相接反。须调节电机接线顺序。） 下面是一个我们用C语言，使用AT89S52单片机编写的一个简单的使电机连续运行的程序及接线图：

附录： 步进电机控制原理

步进电机是数字控制电机，它将脉冲信号转变成角位移，即给一个脉冲信号，步进电机就转动一个角度，因此非常适合于单片机控制。步进电机可分为反应式步进电机（简称VR）、永磁式步进电机（简称PM）和混合式步进电机（简称HB）。 步进电机区别于其他控制电机的最大特点是，它是通过输入脉冲信号来进行控制的，即电机的总转动角度由输入脉冲数决定，而电机的转速由脉冲信号频率决定。 步进电机的驱动电路根据控制信号工作，控制信号由单片机产生。其基本原理作用如下： (1)控制换相顺序 通电换相这一过程称为脉冲分配。例如：三相步进电机的三拍工作方式，其各相通电顺序为A-B-C－D,通电控制脉冲必须严格按照这一顺序分别控制A,B,C，D相的通断。 (2)控制步进电机的转向 如果给定工作方式正序换相通电，步进电机正转，如果按反序通电换相，则电机就反转。 (3)控制步进电机的速度

集成电路培养方案.

西安邮电学院电子工程学院 本科集成电路设计与集成系统专业培养方案 学科：工学---电气信息专业：集成电路设计与集成系统（Engineering---Electric Information）（Integrated Circuit Design & Integrated System）专业代码：080615w 授予学位：工学学士 一、专业培养指导思想 遵循党和国家的教育方针，体现“两化融合”的时代精神，把握高等教育教学改革发展的规律与趋势，树立现代教育思想与观念，结合社会需求和学校实际，按照“打好基础、加强实践，拓宽专业、优化课程、提高能力”的原则，适应社会主义现代化建设和信息领域发展需要，德、智、体、美全面发展，具有良好的道德修养、科学文化素质、创新精神、敬业精神、社会责任感以及坚实的数理基础、外语能力和电子技术应用能力，系统地掌握专业领域的基本理论和基本知识，受到严格的科学实验训练和科学研究训练，能够在集成电路设计与集成系统领域，特别是通信专用集成电路与系统领域从事科学研究、产品开发、教学和管理等方面工作的高素质应用型人才。 二、专业培养目标 本专业学生的知识、能力、素质主要有：①较宽厚的自然科学理论基础知识、电路与系统的学科专业知识、必要的人文社会学科知识和良好的外语基础；②较强的集成电路设计和技术创新能力，具有通信、计算机、信号处理等相关学科领域的系统知识及其综合运用知识解决问题的能力；③较强的科学研究和工程实践能力，总结实践经验发现新知识的能力，掌握电子设计自动化（EDA）工具的应用；④掌握资料查询的基本方法和撰写科学论文的能力，了解本专业领域的理论前沿和发展动态；⑤良好的与人沟通和交流的能力，协同工作与组织能力；⑥良好的思想道德修养、职业素养、身心素质。毕业学生能够从事通信集成电路设计与集成系统的设计、开发、应用、教学和管理工作，成为具有奉献精神、创新意识和实践能力的高级应用型人才。 三、学制与学分 学制四年，毕业生应修最低学分198学分，其中必修课110学分，限选课36学分，任选课10学分，集中实践环节34学分，课外科技与实践活动8学分。

专用集成电路

实验一 EDA软件实验 一、实验目的： 1、掌握Xilinx ISE 9.2的VHDL输入方法、原理图文件输入和元件库的调用方法。 2、掌握Xilinx ISE 9.2软件元件的生成方法和调用方法、编译、功能仿真和时序仿真。 3、掌握Xilinx ISE 9.2原理图设计、管脚分配、综合与实现、数据流下载方法。 二、实验器材： 计算机、Quartus II软件或xilinx ISE 三、实验内容： 1、本实验以三线八线译码器（LS74138）为例，在Xilinx ISE 9.2软件平台上完成设计电 路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择Xilinx公司的CoolRunner II系列XC2C256-7PQ208作为目标仿真芯片。 2、用1中所设计的的三线八线译码器（LS74138）生成一个LS74138元件，在Xilinx ISE 9.2软件原理图设计平台上完成LS74138元件的调用，用原理图的方法设计三线八线译 码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。 四、实验步骤： 1、三线八线译码器（LS 74138）VHDL电路设计 (1)三线八线译码器（LS74138）的VHDL源程序的输入 打开Xilinx ISE 6.2编程环境软件Project Navigator，执行“file”菜单中的【New Project】命令，为三线八线译码器（LS74138）建立设计项目。项目名称【Project Name】为“Shiyan”,工程建立路径为“C:\Xilinx\bin\Shiyan1”，其中“顶层模块类型（Top-Level Module Type）”为硬件描述语言（HDL），如图1所示。 图1 点击【下一步】，弹出【Select the Device and Design Flow for the Project】对话框，在该对话框内进行硬件芯片选择与工程设计工具配置过程。

cmos模拟集成电路设计实验报告

北京邮电大学 实验报告 实验题目：cmos模拟集成电路实验 姓名：何明枢 班级：2013211207 班内序号：19 学号：2013211007 指导老师：韩可 日期：2016 年 1 月16 日星期六

目录 实验一:共源级放大器性能分析 (1) 一、实验目的 (1) 二、实验内容 (1) 三、实验结果 (1) 四、实验结果分析 (3) 实验二:差分放大器设计 (4) 一、实验目的 (4) 二、实验要求 (4) 三、实验原理 (4) 四、实验结果 (5) 五、思考题 (6) 实验三：电流源负载差分放大器设计 (7) 一、实验目的 (7) 二、实验内容 (7) 三、差分放大器的设计方法 (7) 四、实验原理 (7) 五、实验结果 (9) 六、实验分析 (10) 实验五：共源共栅电流镜设计 (11) 一、实验目的 (11) 二、实验题目及要求 (11) 三、实验内容 (11) 四、实验原理 (11) 五、实验结果 (14) 六、电路工作状态分析 (15) 实验六：两级运算放大器设计 (17) 一、实验目的 (17) 二、实验要求 (17) 三、实验内容 (17) 四、实验原理 (21) 五、实验结果 (23) 六、思考题 (24) 七、实验结果分析 (24) 实验总结与体会 (26) 一、实验中遇到的的问题 (26) 二、实验体会 (26) 三、对课程的一些建议 (27)

实验一:共源级放大器性能分析 一、实验目的 1、掌握synopsys软件启动和电路原理图（schematic）设计输入方法； 2、掌握使用synopsys电路仿真软件custom designer对原理图进行电路特性仿真； 3、输入共源级放大器电路并对其进行DC、AC分析，绘制曲线； 4、深入理解共源级放大器的工作原理以及mos管参数的改变对放大器性能的影响 二、实验内容 1、启动synopsys，建立库及Cellview文件。 2、输入共源级放大器电路图。 3、设置仿真环境。 4、仿真并查看仿真结果，绘制曲线。 三、实验结果 1、实验电路图

介绍几种机器人驱动芯片

介绍几种机器人驱动芯片 作者：机器人发烧友 MONDAY, 08 SEPTEMBER 2003 05:28 在自制机器人的时候，选择一个合适的驱动电路也是非常重要的，本文详细介绍了几种常用的机器人驱动芯片。 介绍几种机器人驱动芯片 (注：本文已经投稿至《电子制作》) 在自制机器人的时候，选择一个合适的驱动电路也是非常重要的。最初，通常选用的驱动电路是由晶体管控制继电器来改变电机的转向和进退，这种方法目前仍然适用于大功率电机的驱动，但是对于中小功率的电机则极不经济，因为每个继电器要消耗20~100mA的电力。 当然，我们也可以使用组合三极管的方法，但是这种方法制作起来比较麻烦，电路比较复杂，因此，我在此向大家推荐的是采用集成电路的驱动方法： 马达专用控制芯片LG9110 芯片特点： ??低静态工作电流； ??宽电源电压范围：2.5V-12V； ??每通道具有800mA连续电流输出能力； ??较低的饱和压降； ??TTL/CMOS输出电平兼容，可直接连CPU；

??输出内置钳位二极管，适用于感性负载； ??控制和驱动集成于单片IC之中； ??具备管脚高压保护功能； ??工作温度：0℃-80℃。 描述： LG9110 是为控制和驱动电机设计的两通道推挽式功率放大专用集成电路器件，将分立电路集成在单片IC之中，使外围器件成本降低，整机可靠性提高。该芯片有两个TTL/CMOS兼容电平的输入，具有良好的抗干扰性；两个输出端能直接驱动电机的正反向运动，它具有较大的电流驱动能力，每通道能通过750～800mA 的持续电流，峰值电流能力可达1.5～2.0A；同时它具有较低的输出饱和压降；内置的钳位二极管能释放感性负载的反向冲击电流，使它在驱动继电器、直流电机、步进电机或开关功率管的使用上安全可靠。LG9110被广泛应用于玩具汽车电机驱动、步进电机驱动和开关功率管等电路上。 管脚定义： 1 A 路输出管脚、2和3电源电压、4 B路输出管脚、5和8地线、6 A路输入管脚、7 B路输入管脚 2、恒压恒流桥式1A驱动芯片L293 图2是其内部逻辑框图 图3是其与51单片机连接的电路原理图 L293是著名的SGS公司的产品，内部包含4通道逻辑驱动电路。其后缀有B、D、E 等，除L293E为20脚外，其它均为16引脚。其额定工作电流为1A，最大可达1.5A，Vss电压最小4.5V，最大可达36V；Vs电压最大值也是36V，但经过我的实验，Vs 电压应该比Vss电压高，否则有时会出现失控现象。下表是其使能、输入引脚和输出引脚的逻辑关系（电路按图3连接）：

变频器驱动集成电路

IR三相逆变器驱动器集成电路 功率半导体专家国际整流器公司 (International Rectifier，简称IR) 推出IR2136三相逆变器驱动器集成电路系列，适用于变速电机驱动器设计。新器件集成了6个MOSFET或IGBT高电压栅驱动器，并融合多元化的保护功能，系统成本比光耦解决方案降低30%。 这些集成电路还有助简化电机驱动器设计，比同类解决方案节省30%的元件数目，还可将栅驱动电路的尺寸缩减一半。 IR2136集成电路系列适用于省电节能的电子驱动式变速电机，有助降低成本和简化电路结构。应用范围包括一般家用电器，如洗衣机及空调等，以及工业照明和汽车电机驱动器。 由于越来越多的电器制造商改用变速电机来设计产品，因为它能节省50%以上的能源，并能实现全新功能。例如，最新的节水型洗衣机便将高电压栅驱动器集成电路应用于省电节能的电子驱动型变速电机。IR最新的逆变器驱动器集成电路具备先进的工作和保护功能，可在竞争激烈的电器市场中，提供切合实际要求的变速电机技术。 全新600V IR2136集成电路能兼容CMOS输出或LSTTL输出，提供低至3.3V的逻辑，可直接接入微控制器或其它逻辑器件，并提供120mA/250mA输出源/承电流。此外，全新集成电路支持坚固耐用的设计，提供高达50V/ns dV/dt的耐量和较低的di/dt驱动电流，防止噪音干扰。 IR2136集成电路的性能超过光耦或变压器，并支持高频工作，死区时间低至250ns，一般接通/关断时间为400ns。 输出驱动器设有专为降低驱动器交叉传导的大脉冲电流缓冲级。该集成电路集成了交叉传导防护逻辑，以消除短路情况。单一集成电路封装内6个通道的传播延迟可互相配合，确保稳定的高频工作，从而在低速下发挥更完善的电机转矩性能，并降低可闻噪音。 新器件还可在过电流时切断6个输出电流，这项功能也可从外部电流传感电阻器产生。每当过电流或欠电压而导致工作停止时，主控制器会收到一个开漏故障信号，可同时关断全部6个输出。所有过电流状态都会经外设于R-C网络的延迟程序自动清除。 IR2136集成电路是专为2kW或以下的110V至360V输入逆变器设计，适用于交流感应、无刷直流或开关磁阻电机驱动。 IR2136集成电路基本规格如下： 产品编号封装电压 VS 输出源/承 电流 VCC 范围* VBS 范围* 死区 时间 电流脱 扣电平 IR2136 IR2136J IR2136S 28引线 PDIP 44引线 PLCC 28引线 SOIC 600V +120 / -250 mA 10～25V 备UVLO 10～25V 备UVLO 200ns 最小值 0.46V

集成电路综合实验报告

集成电路设计综合实验 题目：集成电路设计综合实验 班级：微电子学1201 姓名： 学号：

集成电路设计综合实验报告 一、实验目的 1、培养从版图提取电路的能力 2、学习版图设计的方法和技巧 3、复习和巩固基本的数字单元电路设计 4、学习并掌握集成电路设计流程 二、实验内容 1. 反向提取给定电路模块（如下图1所示），要求画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。 图1 1.1 查阅相关资料，反向提取给定电路模块，并且将其整理、合理布局。 1.2 建立自己的library和Schematic View（电路图如下图2所示）。 图2 1.3 进行仿真验证，并分析其所完成的逻辑功能（仿真波形如下图3所示）。

图3 由仿真波形分析其功能为D锁存器。 锁存器:对脉冲电平敏感，在时钟脉冲的电平作用下改变状态。锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DATA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程。 只有在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号。其中使能端A 加入CP信号，C为数据信号。输出控制信号为0时，锁存器的数据通过三态门进行输出。所谓锁存器，就是输出端的状态不会随输入端的状态变化而变化，仅在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号到来时才改变。锁存，就是把信号暂存以维持某种电平状态。 1.4 生成Symbol测试电路如下(图4所示) 图4

液晶显示屏背光驱动集成电路工作原理

对“剖析液晶屏逻辑板TFT偏压电路”一文的一点看法（此文为技术探讨） 在国内某知名刊物2010年12月份期刊看到一篇关于介绍液晶屏逻辑板TFT偏压电路的文章，文章的标题是：“剖析液晶屏逻辑板TFT偏压电路”这是一篇选题极好的文章、目前液晶电视出现的极大部分屏幕故障例如：图像花屏、彩色失真、灰度失真、对比度不良、亮度暗淡、图像灰暗等等故障都与此电路有关，维修人员在维修此类故障时往往的面对液晶屏图像束手无策，而介绍此电路、无疑对类似故障的分析提供了极大的帮助，目前在一般的期刊书籍介绍分析此电路的文章极少。 什么是TFT屏偏压电路？现代的液晶电视都是采用TFT屏作为图像终端显示屏，由于我们现在的电视信号（包括各种视频信号）是专门为CRT显示而设计的，液晶屏和CRT的显示成像方式完全不同，液晶屏要显示专门为CRT而设计的电视信号，就必须对信号的结构、像素排列顺序、时间关系进行转换，以便液晶屏能正确显示。 图像信号的转换，这是一个极其复杂、精确的过程；先对信号进行存储，然后根据信号的标准及液晶屏的各项参数进行分析计算，根据计算的结果在按规定从存储器中读取预存的像素信号，并按照计算的要求重新组合排列读取的像素信号，成为液晶屏显示适应的信号。这个过程把信号的时间过程、排列顺序都进行了重新的编排，并且要产生控制各个电路工作的辅助信号。重新编

排的像素信号在辅助信号的协调下，施加于液晶屏正确的重现图像。 每一个液晶屏都必须有一个这样的转换电路，这个电路就是我们常说的“时序控制电路”或“T-CON（提康）电路”，也有称为“逻辑板电路”的。这个电路包括液晶屏周边的“行、列驱动电路”构成了一个液晶屏的驱动系统。也是一个独立的整体。这个独立的整体是由时序电路、存储电路、移位寄存器、锁存电路、D/A变换电路、译码电路、伽马（Gamma）电路（灰阶电压）等组成，这些电路的正常工作也需要各种不同的工作电压，并且还要有一定的上电时序关系，不同的屏，不同的供电电压。为了保证此电路正常工作，一般对这个独立的驱动系统单独的设计了一个独立的开关电源供电（这个向液晶屏驱动系统供电的开关电源一般就称为：TFT偏压电路）；由整机的主开关电源提供一个5V或12V电压，给这个开关电源供电，并由CPU控制这个开关电源工作；产生这个独立的驱动系统电路提供所需的各种电压，就好像我们的电视机是一个独立的系统他有一个单独的开关电源，DVD机是一个独立的系统他也有一个单独的开关电源一样。是非常重要也是故障率极高的部分（开关电源都是故障率最高的部分，要重点考虑）。图1所示是液晶屏驱动系统框图。从图中可以看出，其中的“TFT偏压供电开关电源”就是这个独立系统电路的供电电源它产生这个驱动系统电路需要的各种电压，有VDD、VDA、VGL和VGH电压供各电路用。

专用集成电路AD的设计

A/D转换器的设计 一．实验目的： （1）设计一个简单的LDO稳压电路 （2）掌握Cadence ic平台下进行ASIC设计的步骤； （3）了解专用集成电路及其发展，掌握其设计流程； 二．A/D转换器的原理： A/D转换器是用来通过一定的电路将模拟量转变为数字量。 模拟量可以是电压、电流等电信号，也可以是压力、温度、湿度、位移、声音等非电信号。但在A/D转换前，输入到A/D转换器的输入信号必须经各种传感器把各种物理量转换成电压信号。符号框图如下： 数字输出量 常用的几种A/D器为; (1):逐次比较型 逐次比较型AD由一个比较器和DA转换器通过逐次比较逻辑构成，从MSB 开始，顺序地对每一位将输入电压与内置DA转换器输出进行比较，经n次比较而输出数字值。其电路规模属于中等。其优点是速度较高、功耗低，在低分辩率（<12位）时价格便宜，但高精度（>12位）时价格很高。 (2): 积分型 积分型AD工作原理是将输入电压转换成时间(脉冲宽度信号)或频率(脉冲频率)，然后由定时器/计数器获得数字值。其优点是用简单电路就能获得高分辨率，但缺点是由于转换精度依赖于积分时间，因此转换速率极低。初期的单片AD转换器大多采用积分型，现在逐次比较型已逐步成为主流。 (3):并行比较型/串并行比较型

并行比较型AD采用多个比较器，仅作一次比较而实行转换，又称FLash(快速)型。由于转换速率极高，n位的转换需要2n-1个比较器，因此电路规模也极大，价格也高，只适用于视频AD转换器等速度特别高的领域。 串并行比较型AD结构上介于并行型和逐次比较型之间，最典型的是由2个n/2位的并行型AD转换器配合DA转换器组成，用两次比较实行转换，所以称为Half flash(半快速)型。还有分成三步或多步实现AD转换的叫做分级型AD，而从转换时序角度又可称为流水线型AD，现代的分级型AD中还加入了对多次转换结果作数字运算而修正特性等功能。这类AD速度比逐次比较型高，电路规模比并行型小。 一．A/D转换器的技术指标: (1）分辨率,指数字量的变化，一个最小量时模拟信号的变化量，定义为满刻度与2^n的比值。分辨率又称精度，通常以数字信号的位数来表示。 (2）转换速率,是指完成一次从模拟转换到数字的AD转换所需的时间的倒数。积分型AD的转换时间是毫秒级属低速AD，逐次比较型AD是微秒级，属中速AD，全并行/串并行型AD可达到纳秒级。采样时间则是另外一个概念，是指两次转换的间隔。为了保证转换的正确完成，采样速率必须小于或等于转换速率。因此有人习惯上将转换速率在数值上等同于采样速率也是可以接受的。常用单位ksps 和Msps，表示每秒采样千/百万次。 (3）量化误差，由于AD的有限分辩率而引起的误差，即有限分辩率AD的阶梯状转移特性曲线与无限分辩率AD（理想AD）的转移特性曲线（直线）之间的最大偏差。通常是1 个或半个最小数字量的模拟变化量，表示为1LSB、1/2LSB。（4）偏移误差，输入信号为零时输出信号不为零的值，可外接电位器调至最小。（5）满刻度误差，满度输出时对应的输入信号与理想输入信号值之差。 （6）线性度，实际转换器的转移函数与理想直线的最大偏移，不包括以上三种误差。 三、实验步骤 此次实验的A/D转换器用的为逐次比较型，原理图如下：

集成电路实验报告 (2)

实验 3 使用T-Spice 进行单元电路的瞬时分析3.1 实验目的及要求 1．进一步熟悉Tanner Pro 软件中T-Spice 软件的使用； 2．掌握使用T-Spice 分析简单电路的方法与操作流程，从而学会分析较为复杂的逻辑电路。 3.2 实验内容 3.2.1 反相器瞬时分析 （1）打开S-Edit，由于本实例中所使用的电路需要在反相器电路的基础上进行适当修改，为不影响后面的版图设计，同学们可以建立新文件EX3，将EX2 中反相器模块复制到EX3 文件中，再打开加入电源进行适当修改即可。反相器电路设计较为简单，在此只是教大家掌握复制模块的方法，希望大家掌握。 （2）复制inv 模块方法如下：先打开实验 2 中设计的“EX2.sdb”。进行复制前必须回到EX3 文件环境，方法为选择Module－>Open 命令，打开Open Module 对话框，在Files下拉列表中选择EX3，单击OK 回到EX3 环境，才能进行复制模块操作。选择Module－>Copy命令，打开Copy Module 对话框，在下拉列表中选择EX2 选项，在Select Module To Copy列表中选择inv 选项，单击OK 按钮即可。 （3）加入工作电源：inv 模块在电路设计模式下，选择Moudle－>Symbol Browser 命令，在Library 列表框中选择spice 组件库，其中有很多电压源符号，选取直流电压源Source_v_dc 作为此电路的工作电压源。直流电压源Source_v_dc 符号有正（+）端与负（－）端。在inv 模块编辑窗口中直流电压源有两种接法可以直接连线接到原电路图的Vdd 与Gnd，也可另外复制两个Vdd 与Gnd（Ctrl＋C 复制Ctrl＋V 粘贴）接到电压源正负极，虽然两个全域符号Vdd 与Gnd 符号分开放置，但两个分离的Vdd 符号实际上是接到同一个节点，而两个Gnd 符号也是共同接地的。 （4）加入输入信号：选择Moudle－>Symbol Browser 命令，在Library 列表框中选择spice 组件库，选取脉冲电压源Source_v_pulse 作为反相器输入信号，将脉冲电压源Source_v_pulse 符号的正端接输入端口in，负端接Gnd，编辑完成。为避免文件混杂且便于分辨可将原模块名称改为“inv_tran”，方便日后应用于其他的分析中。 （5）输出成SPICE 文件：此操作有两种方法前面已经介绍过了，可以直接单击S-Edit右上方的按钮，则会自动输出成SPICE 格式并打开T-Spice 程序。 (6)加载包含文件:由于不同的流程有不同的特性,在模拟之前必须要引入MOS 组件的模型文件,此模型文件内有包括电容电阻系数等数据,以供T-Spice 模拟之用。本实验是引用 1.25um 的CMOS 流程组件模型文件“m12_125.md”。鼠标移至主要电路前，选择Edit－>Insert Command 命令或点击，打开T-Spice Command Tool 对话框，在左边列表框中选择Files选项。此时窗口将出现3个选项，单击Include Files按钮，点击下方的CreateCommand 按钮，在\tanner EDA\T-Spice Pro\models 下找到m12_125.md 文件，点击InsertCommand 添加即可。添加完成出现如下指令：.include “C:\ProgramFiles\Tanner EDA\T-Spice Pro\models\ml2_125.md”

常见液晶驱动芯片详解

常见液晶驱动芯片详解 Company Document number：WUUT-WUUY-WBBGB-BWYTT-1982GT

本文主要是介绍一些常用的LCD驱动控制IC的型号，方便学习或正在使用的LCD的朋友能够更好地编写LCD的驱动程序。 因此各位朋友在选择LCD液晶模块的时候，在考虑到串行，还是并行的方式时，可根据其驱动控制IC的型号来判别，当然你还需要看你选择的LCD模块引脚定义是固定支持并行，还是可选择并行或串行的方式。 一、字符型LCD驱动控制IC 市场上通用的8×1、8×2、16×1、16×2、16×4、20×2、20×4、40×4等字符型LCD，基本上都采用的KS0066作为LCD的驱动控制器 二、图形点阵型LCD驱动控制IC 1、点阵数122×32－－SED1520 2、点阵数128×64 （1）ST7920/ST7921，支持串行或并行数据操作方式，内置中文汉字库 （2）KS0108，只支持并行数据操作方式，这个也是最通用的12864点阵液晶的驱动控制IC （3）ST7565P，支持串行或并行数据操作方式 （4）S6B0724，支持串行或并行数据操作方式 （5）T6963C，只支持并行数据操作方式 3、其他点阵数如192×6 4、240×64、 320×64、240×128的一般都是采用T6963c驱动控制芯片 4、点阵数320×240，通用的采用RA8835驱动控制IC

这里列举的只是一些常用的，当然还有其他LCD驱动控制IC，在写LCD驱动时要清楚是哪个型号的IC，再到网上去寻找对应的IC数据手册吧。后面我将慢慢补上其它一些常见的. 三 12864液晶的奥秘 CD1601/1602和LCD12864都是通常使用的液晶，有人以为12864是一个统一的编号，主要是12864的液晶驱动都是一样的，其实12864只是表示液晶的点阵是128*64点阵，而实际的12864有带字库的，也有不带字库的；有5V电压的，也有~5V(内置升压电路)；归根到底的区别在于驱动控制芯片，常用的控制芯片有ST7920、KS0108、 T6963C等等。 下面介绍比较常用的四种 (1)ST7920类这种控制器带中文字库，为用户免除了编制字库的麻烦，该控制器的液晶还支持画图方式。该类液晶支持68时序8位和4位并口以及串口。 (2)KS0108类这种控制器指令简单，不带字库。支持68时序8位并口。 (3)T6963C类这种控制器功能强大，带西文字库。有文本和图形两种显示方式。有文本和图形两个图层，并且支持两个图层的叠加显示。支持80时序8位并口。 (4)COG类常见的控制器有S6B0724和ST7565，这两个控制器指令兼容。支持68时序8位并口，80时序8位并口和串口。COG类液晶的特点是结构轻便，成本低。 各种控制器的接口定义： 引脚定义 PSB是ST7920类液晶的标志性引脚；