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Astro使用操作流程

首先设置软件工作需要的环境，指令为：>source .cshrc将当前工作环境切换到根目录下，避免软件Astro与StarRC冲突。

图1

接下来启动Astro软件，输入指令：Astro 。打开该软件的界面（图1）。然后首先要做好载入设计对象前的准备工作，所以先点击TOOLS选项下面的data prep选项使软件做好载入数据之前的准备。

图2

然后选择netlist in 下的verilog in to cel 选项选择需要载入的对象库。得到如下图3的选项卡，分别选择library name 、verilog file name、tech file name 以及对应高低电平1和0的电源和地的选项net name for 1’b1和net name for 1’b0。其中verilog file name是后缀为.v的文件，tech file的文件后缀是tf（图4）。

图3 选择完以上路径后点击global net option给整个设计的VDD和GND定义，如图5所示。然后选择选项reference lib 选择设计需要的参考工艺库CZ6H.3AL.tf（图6）。这个库是除了工艺tech file以外仍然需要的库CZ6H_3AL_IO和CZ6H_ptf_5V_LIB，该库的后缀也为tf，位置位于找F/LIB/ps/_astro下面。

图4 图5

图6

完成以上操作后就可以选择设计所需要的设计库和单元了，在这里点击选择

library和CELL选项下面的open就可以得到如图7 所示的简单版图布局了。

图7

接下来可以对布局需要的版图位置进行设置了，在这里选择选项design setup下的set up floorplan进行版图位置的设置了，如图8所示。Row core ratio选项一般选择1，决定了金属布线通道在芯片中占的布线通道的大小，当为1时表明金属布线通道不占用芯片周围的空间而是在芯片内部电路结构的上方走线。Double back和flip first row一般都要选择，前者表示芯片内部单元是背靠背的布局方式，后者不确定待查。Core to left和core to right、core to top 、core to bottom表示芯片内部的核与pad之间的布线距离，一般该距离选择为电源VDD环和地GND环之和还多一点，因为在内部的核与pad之间有时还要插入一些buffer，因此要为电源环和地环预留足够的空间。

图8

接下来点击选项卡TOOLS选项下面的astro选项使软件进入布局布线阶段。接下来要建电源环和地环，所以点选PreRoute下的Connect Ports to P/G进行设置如图9所示。根据电源VDD和地GND来选择不同的选项。这一步完成了对电源和地的pad的设置。

图9

接下来选择选项卡PreRoute下的Rectangular Rings来连接VDD 与GND 环，如图10所示范。在这里要net name选项中输入所选择的电源和地。同时还要选择AREA为绝对类型，以及合适的合适的电源环和地环的宽度，在这里宽度都选择15，在0.18工艺条件下15的宽度大概可以通过15mA的电流。这个宽度要根据设计和工艺文件来修改和设置。

图10

接下来导入前面做PC综合时所使用的约束文件，这样的目的时保证布局布线和综合的约束条件是一致的，从而保证后端流程的正确性。为了导入约束文件，需要点选选项卡

Timing 下的Timing Setup选择astro时序工作的环境设置（图11）。在environment选择三项必选项Enable Time Borrowing、Ignore Propagated Clock、Enable Ideal Network Delay，剩下的选项根据设计需要进行选择。

图11

选择完environment下的选项后，继续选择寄生参数parastics下面的必选项Operating Cond为max和min，Capacitance Model为tlu＋，接着选择model下面的必选项Operating Cond为max和min。完成上述环境设置之后要进行PC综合时所使用的约束文件的载入。点选选项Timing 下的Load SDC选项，输入PC生成的后缀为sdc 的约束文件即可。注意文件路径一定要正确（图12）。

图12

为了验证是否所有的约束都已经载入可以点选Timing 下的Timing Data Check的默认设置来获取一个报告看是否所有的约束都已经载入。接下来就可以进行芯片的预布局了，在这里点选InPlace下选择选项 Placement Common Options，选择选项optimization mode 为Congestion, Timing模式，其他的都可以使用默认模式（图13）。

图13

接下来选择PrePlace 下的Pre-Placement Optimization，使用默认值就可以了。完成

上述操作后就会得到芯片布局的一个概貌图了（图14）。

接下来选择Timing下的 Timing Report观看时序报告，在这里可以通过修改number

和slack threshold选项设置报告的路径数和修改默认的slack大小，如图15。选择完成以后会自动弹出一个时序报告。

图 15

接下来选择InPlace下的 Design Placement，选择的选项in_placement optimization，并且设置为5，speed为medium，如图17所示。

图17

然后选择InPlace下的Display Congestion Map观察Congestion报告，在这里使用Display Congestion Map的默认设置点击apply。如果命令行没有问题的话，就点击clear 清除报告，然后选择cancel退出。选择Timing 下的Timing Report观察时序报告。

然后点选PostPlace 下的Post-Place Optimization Phase 1进行设计优化，设置

optimization effort为medium，点选use global routing 、setuo fixing、hold fixing、design rule fixing、fix tan\cap选项。

图18

完成优化后点选TIME下的TIME REPORT观察时序报告。没有问题的话就进行时钟网络的布局布线，点选Clock > Clock Common Options，使用其默认设置对设计需要的时钟树进行环境设置，如图19。

图19

接下来选择Clock 下的Clock Tree Synthesis进行时钟树的布局插入，在这里也使用该选项设置的所有默认项。可以通过选择Clock 下的Skew Analysis来的到关于clock的一个时序报告。

接下来要进行的工作是对芯片中的单元进行电源和地的布线，点选PreRoute 下的Connect Ports to P/G选择电源和地的设置，这和前面做电源环与地环的操作是完全一样的，接下来点选PreRoute下的Standard Cells使用默认值即可得到与VDD、GND存在连接关系的芯片内部布图（图16）。单元间的红色连线就是GND和VDD的连接。

图16

接下来对其他的信号线进行布线连接，点选Route Setup 下的 Route Common Options，按照图20所示进行选择，使能global routing的timing driven 、Clock Routing的balanced、Track Assign的Timing Driven、Same Net Notch的check and fix、Wire/Contact End-of-line Rule的check and fix，其他的都使用默认设置。

图20

完成上述操作后，选择Route 下的 Route Net Group，选择Net Name(s) From的All clock nets、Phase的global, track assign, detail、Dangling wires 的Discard、使能Optimize

routing pattern，其他的使用默认设置（图21）。

图21

然后选择Route 下的 Global Route对全局信号线进行布线操作。完成以上操作后将得

到布线完成的设计如图22。

图22

接着使用和前面相同的方法观察Time report ，然后先选择Route下的 Estimate Global Route Congestion估计信号竞争的情况，然后通过Route下的 Display Congestion Map观察竞争报告，Display Congestion Map的操作和前面示一样的，先apply，再clear，最后cancel。

在完成上述操作后选择Route下的 Auto Route，使用默认设置就可以完成一个完整的

布线设计了，得到芯片的布线图如图23。

若有DRC violations，则需使用Route下的Detail Route Search & Repair 去修正。

接下来要对在图23中布局布线中多于的空间进行填充，因为在实际版图中是布允许出现控的位置的，所以使用Core Filler来进行填充。选择PostPlace 下的Add Core Fillers，在Master Cell Name(s) With Metal中填入工艺库提供的FILL2,FILL1（也可以选择Master Cell Name(s) Without Metal，填入FILL，这个取决于工艺），使能respect hard placement blockage、respect soft placement blockage、between std cells only，将Connect to Power Net后面写上VDD，Connect to Ground Net后面写上GND，然后选择确定。或者使用脚本也可以执行上述操作，脚本如下：

*************************************************************************** axgAddFillerCell

setFormField "Add Filler Cell" "Master Cell Name(s) With Metal" "FILL2,FILL1" setFormField "Add Filler Cell" "Connect to Power Net (optional)" "VDD" setFormField "Add Filler Cell" "Connect to Ground Net (optional)" "GND"

formOK "Add Filler Cell"

**************************************************************************** 完成上述操作后选择PreRoute 下的Standard Cells，使用默认设置可以得到已经加入填充单元的布局布线。

接下来要做的工作就是将布局布线中的将单一个via置换成2个via，作contacts optimization使金属接触点增加多一些，这样可以增加电路的可靠性。可以使用脚本代码来实现上述的操作。脚本如下：

***************************************************************************** axDrouteOptimizeContact (geGetEditCell) '(

("M1M2" "M1M2" 2)

("M2M3" "M2M3" 2)

)

******************************************************************************* 然后选择Route Utility 下的 Fill Notch/Gap，使用默认值。该操作的主要目的是填充不需要更改的单元和缺陷。最后就是进行DRC、LVS检查了。选择Verify的DRC、LVS，使用默认设置即可，如果设计存在错误会在命令行弹出报告。

当完成以上操作后，芯片的基本布局布线就完成了，下面需要做的工作就是将版图文件导出。选择Tools下的Data Prep先将工具由Astro切换到Data Prep，然后选择Output下的Stream Out来将GDSII文件导出。此处一定要注意Output Pins 中要选取As Text，否则作Calibre LVS 会有问题。选项的基本设置如下图24所示。需要注意设置完Stream Out data file以后还要点击pin/net option 进行选择as text和as geometry，否则转出來的layout 会没有pin 的形狀或者Calibre LVS 会有问题。

图24

或者使用脚本实现上述操作

auSetLEFForeignName #t

auStreamOut

setFormField "Stream Out Data File" "Stream File Name" "./layer/barrel_shift.gds"

setFormField "Stream Out Data File" "Library Name" "barrel_shift"

setFormField "Stream Out Data File" "Convert" "Specified Cell"

setFormField "Stream Out Data File" "Cell Name" "barrel_shift"

setToggleField "Stream Out Data File" "Fill" "FILL" 1

setFormField "Stream Out Data File" "Convert Reference Lib Child Cells" "0"//1表示该选择使能有效，0无效，针对设计不同进行更改，如果设计由多个层次则需要设为1。

formOk "Stream Out Data File"

还可以使用Astro将该电路的版图信息导成verilog或者edif进行输出。先选择Cell 下的Repair Hierarchy Information对电路连接关系进行修正，然后选择Cell下的Hierarchical Verilog Out导出verilog来给caliber block box LVS使用，该选项下的设置如图25所示。务必注意：在对电路进行修正之前一定要将CELL关闭，才能进行修正操

作，在修正接受之后要再次在CELL下面打开这个单元进行Verilog网表的导出。

图25

上述所有的操作也可以使用脚本来完成，一个完整的导出文件格式为GDS和verilog

的Astro脚本如下：

为布局布线做前期准备工作

auVerilogToCell

设置库名

setFormField "Verilog To Cell" "Library Name" "BARREL_SHIFT"

设置verilog的file路径

setFormField "Verilog To Cell" "Verilog File Name" "/export/home/project/hwd429/NEWFPGA/BACK_END/syn02/OUT/BARREL_SHIFT.v"

设置输出文件名

setFormField "Verilog To Cell" "Output Cell Name" "BARREL_SHIFT"

设置布线使用的技术文件路径

setFormField "Verilog To Cell" "Tech File Name" "/export/home/project/hwd429/NEWFPGA/FPGAWORK/LIB/ps/Tech_file/CZ6H.3AL.tf"

设置GND和VDD的属性

setFormField "Verilog To Cell" "Net Name for 1'b0" "GND"

formButton "Verilog To Cell" "globalNetOptions"

setFormField "Verilog To Cell" "Net Name" "VDD"

setFormField "Verilog To Cell" "Port Pattern" "VDD*"

formButton "Verilog To Cell" "apply"

setFormField "Verilog To Cell" "Net Name" "GND"

setFormField "Verilog To Cell" "Port Pattern" "GND*"

formButton "Verilog To Cell" "apply"

subFormHide "Verilog To Cell" 1

设置参考库的路径

formButton "Verilog To Cell" "refLibOptions"

formButton "Verilog To Cell" "browse..."

setFormField "Verilog To Cell" "Reference Library" "/export/home/project/hwd429/NEWFPGA/FPGAWORK/LIB/ps/_astro/CZ6H_ptf_5V_LIB" formButton "Verilog To Cell" "add"

formButton "Verilog To Cell" "browse..."

setFormField "Verilog To Cell" "Reference Library" "/export/home/project/hwd429/NEWFPGA/FPGAWORK/LIB/ps/_astro/CZ6H_3AL_IO"

formButton "Verilog To Cell" "add"

subFormHide "Verilog To Cell" 2

formOK "Verilog To Cell"

设置ASTRO的工作输出库

geOpenLib

setFormField "Open Library" "Library Name" "BARREL_SHIFT"

formOK "Open Library"

打开需要布局布线的单元

geOpenCell

setFormField "Open Cell" "Cell Name" "BARREL_SHIFT"

formOK "Open Cell"

设置芯片位置的布局信息

load "CMD/BARREL_SHIFT_FLOORPLAN"

添加VDD和GND环

建立电源和地的连接

aprPGConnect

formDefault "Connect/Disconnect PG"

setFormField "Connect/Disconnect PG" "Net Name" "VDD"

setFormField "Connect/Disconnect PG" "Port Pattern" "VDD*"

setFormField "Connect/Disconnect PG" "is 1'b1/1'b0" "1"

setToggleField "Connect/Disconnect PG" "Cell Types" "Macro" 0

formApply "Connect/Disconnect PG"

setFormField "Connect/Disconnect PG" "Net Name" "GND"

setFormField "Connect/Disconnect PG" "Port Pattern" "GND*"

setFormField "Connect/Disconnect PG" "Net Type" "Ground"

setFormField "Connect/Disconnect PG" "Update Tie Up/Down" "1"

formOK "Connect/Disconnect PG"

建立GND和VDD金属环

axgCreateRectangularRings

formDefault "Create Rectangular Rings"

setFormField "Create Rectangular Rings" "Net Name(s)" "VDD,GND"

setFormField "Create Rectangular Rings" "L-Width" "40"

setFormField "Create Rectangular Rings" "R-Width" "40"

setFormField "Create Rectangular Rings" "B-Width" "40"

setFormField "Create Rectangular Rings" "T-Width" "40"

setFormField "Create Rectangular Rings" "B-Layer" "40"

setFormField "Create Rectangular Rings" "T-Layer" "40"

setFormField "Create Rectangular Rings" "Left" "760"

setFormField "Create Rectangular Rings" "Right" "760"

setFormField "Create Rectangular Rings" "Bottom" "960"

setFormField "Create Rectangular Rings" "Top" "960"

formApply "Create Rectangular Rings"

formDefault "Create Rectangular Rings"

setFormField "Create Rectangular Rings" "Net Name(s)" "VDD"

setFormField "Create Rectangular Rings" "Net Name(s)" "VDD,GND"

setFormField "Create Rectangular Rings" "L-Width" "40"

setFormField "Create Rectangular Rings" "R-Width" "40"

setFormField "Create Rectangular Rings" "B-Width" "40"

setFormField "Create Rectangular Rings" "T-Width" "40"

setFormField "Create Rectangular Rings" "B-Layer" "40"

setFormField "Create Rectangular Rings" "T-Layer" "40"

setToggleField "Create Rectangular Rings" "Extend" "TH" 1

setToggleField "Create Rectangular Rings" "Extend" "TL" 1

setToggleField "Create Rectangular Rings" "Extend" "BH" 1

setToggleField "Create Rectangular Rings" "Extend" "BL" 1

formApply "Create Rectangular Rings"

formCancel "Create Rectangular Rings"

载入PC生成的约束文件

;ataLoadSDC

;setFormField "Load SDC File" "SDC File Name" "/export/home/project/hwd429/NEWFPGA/BACK_END/syn01/OUT/BARREL_SHIFT.sdc"

;formOK "Load SDC File"

设置进入预布线操作

axgPrerouteInstances

formOK "Preroute Instances"

设置自动布局

astAutoPlace

formDefault "Auto Place"

formOK "Auto Place"

将综合好的标准单元布局

axgPrerouteStandardCells

formOK "Preroute Standard Cells"

将布局完成的单元进行VDD和GND连接

axgSlotWire

formDefault "Wire Slot"

setFormField "Wire Slot" "Net Name" "VDD,GND"

setFormField "Wire Slot" "CutWidth 0" "30"

setFormField "Wire Slot" "CutLength0" "30"

setFormField "Wire Slot" "Width 0" "2"

setFormField "Wire Slot" "Length 0" "120.0"

setFormField "Wire Slot" "SideSpace 0" "10"

setFormField "Wire Slot" "EndSpace 0" "10"

setFormField "Wire Slot" "SideClearance0" "10.0"

setFormField "Wire Slot" "EndClearance0" "10.0"

formApply "Wire Slot"

formCancel "Wire Slot"

其他信号的自动布线

axgAutoRoute

setFormField "Auto Route" "Search & Repair Loop" "5"

formOK "Auto Route"

窗口关闭操作

(dbSaveCell (geGetEditCell))

geCloseWindow

geCloseWindow

formOK "Close Window"

对布局布线完成的芯片进行修补满足约束的要求

astRepairHierPreservation

setFormField "Repair Hierarchy Information" "Flattened Cell Name(.CEL)" "BARREL_SHIFT.CEL"

formOk "Repair Hierarchy Information"

打开单元

geOpenCell

setFormField "Open Cell" "Cell Name" "BARREL_SHIFT"

formOK "Open Cell"

导出verilog网表

astDumpHierVerilo

打平需要导出的单元

setFormField "Dump Hierarchical Verilog" "Flattened Cell Name" "BARREL_SHIFT.CEL" 层次化输出的文件名

setFormField "Dump Hierarchical Verilog" "Hierarcical Verilog File Name" "./layer/BARREL_SHIFT.v"

设置输出verilog网表特性

setFormField "Dump Hierarchical Verilog" "No Unconnected Ports" "0"//不导出未连

接的端口，1有效

setFormField "Dump Hierarchical Verilog" "No Corner Pad Cell instances" "1"//不

导出pad单元

setFormField "Dump Hierarchical Verilog" "No Pad Filler Cell instances" "1"//不导出pad的填充单元

setFormField "Dump Hierarchical Verilog" "No Core Filler Cell instances" "1"//不导出芯片内部的填充单元

setFormField "Dump Hierarchical Verilog" "No Unconnected Cell instances" "1"//不导出没有连接关系的单元

setFormField "Dump Hierarchical Verilog" "No diode ports" "0"//导出晶体管的端口setFormField "Dump Hierarchical Verilog" "Output Wire Declaration" "1"//导出线网定义

setFormField "Dump Hierarchical Verilog" "Output 1'b1 for Power(VDD, vdd, ...) and 1'b0 for Ground(VSS,gnd, ...)" "0"

formOK "Dump Hierarchical Verilog"

************************添加填充单元的脚本********************************* axgAddFillerCell

setFormField "Add Filler Cell" "Master Cell Name(s) With Metal" "FILL2,FILL1" setFormField "Add Filler Cell" "Connect to Power Net (optional)" "VDD" setFormField "Add Filler Cell" "Connect to Ground Net (optional)" "GND"

formOK "Add Filler Cell"

***************************************************************************

*************************增加金属接触VIA***********************************

axDrouteOptimizeContact (geGetEditCell) '(

("M1M2" "M1M2" 2)

("M2M3" "M2M3" 2)

)

***************************************************************************

设置DON’T TOUCH

geNewFillNG

formDefault "New Fill Notch and Gap"

formOK "New Fill Notch and Gap"

添加I/O的文本定义

;dbAddIOText (geGetEditCell) "pad" "portName" 6 30

;(dbSaveCell (geGetEditCell))

auSetLEFForeignName #t

导出GDS格式的网表

auStreamOut

setFormField "Stream Out Data File" "Stream File Name" "./OUT/BARREL_SHIFT.gds" setFormField "Stream Out Data File" "Library Name" "BARREL_SHIFT"

setFormField "Stream Out Data File" "Convert" "Specified Cell"

setFormField "Stream Out Data File" "Cell Name" "BARREL_SHIFT"

setToggleField "Stream Out Data File" "Fill" "FILL" 1

setFormField "Stream Out Data File" "Convert Reference Lib Child Cells" "0" formOk "Stream Out Data File"

FPGA学习指南

PS：笔者强烈建议诸位注册一个EETOP的账号，每天签到或者发贴、回贴就有积分了，里面的资源非常丰富，各种软件、资料都能找到。 一、入门首先要掌握HDL（HDL=verilog+VHDL）。 第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL。因为verilog太像C了，很容易混淆，最后你会发现，你花了大量时间去区分这两种语言，而不是在学习如何使用它。当然，你思维能转得过来，也可以选verilog，毕竟在国内verilog用得比较多。 接下来，首先找本实例抄代码。抄代码的意义在于熟悉语法规则和编译器（这里的编译器是硅编译器又叫综合器，常用的编译器有：Quartus、ISE、Vivado、Design Compiler、Synopsys的VCS、iverilog、Lattice的Diamond、Microsemi/Actel的Libero、Synplify pro），然后再模仿着写，最后不看书也能写出来。编译完代码，就打开RTL图，看一下综合出来是什么样的电路。 HDL是硬件描述语言，突出硬件这一特点，所以要用数电的思维去思考HDL，而不是用C语言或者其它高级语言，如果不能理解这句话的，可以看《什么是硬件以及什么是软件》。在这一阶段，推荐的教材是《Verilog传奇》、《Verilog HDL高级数字设计》或者是《用于逻辑综合的VHDL》。不看书也能写出个三段式状态机就可以进入下一阶段了。 此外，你手上必须准备Verilog或者VHDL的官方文档，《verilog_IEEE官方标准手册-2005_IEEE_P1364》、《IEEE Standard VHDL Language_2008》，以便遇到一些语法问题的时候能查一下。 二、独立完成中小规模的数字电路设计。 现在，你可以设计一些数字电路了，像交通灯、电子琴、DDS等等，推荐的教材是《Verilog HDL应用程序设计实例精讲》。在这一阶段，你要做到的是：给你一个指标要求或者时序图，你能用HDL设计电路去实现它。这里你需要一块开发板，可以选Altera的cyclone IV系列，或者Xilinx的Spantan 6。还没掌握HDL之前千万不要买开发板，因为你买回来也没用。这里你没必要每次编译通过就下载代码，咱们用modelsim仿真（此外还有QuestaSim、NC verilog、Diamond的Active-HDL、VCS、Debussy/Verdi等仿真工具），如果仿真都不能通过那就不用下载了，肯定不行的。在这里先掌握简单的testbench就可以了。推荐的教材是《WRITING TESTBENCHES Functional Verification of HDL Models》。 三、掌握设计方法和设计原则。 你可能发现你综合出来的电路尽管没错，但有很多警告。这个时候，你得学会同步设计原则、优化电路，是速度优先还是面积优先，时钟树应该怎样设计，怎样同步两个异频时钟 《Altera FPGA/CPLD 等等。推荐的教材是《FPGA权威指南》、《IP核芯志-数字逻辑设计思想》、 设计》第二版的基础篇和高级篇两本。学会加快编译速度（增量式编译、LogicLock），静态时序分析（timequest），嵌入式逻辑分析仪（signaltap）就算是通关了。如果有不懂的地方可以暂时跳过，因为这部分还需要足量的实践，才能有较深刻的理解。 四、学会提高开发效率。 因为Quartus和ISE的编辑器功能太弱，影响了开发效率。所以建议使用Sublime text 编辑器中代码片段的功能，以减少重复性劳动。Modelsim也是常用的仿真工具，学会TCL/TK 以编写适合自己的DO文件，使得仿真变得自动化，推荐的教材是《TCL/TK入门经典》。你可能会手动备份代码，但是专业人士都是用版本控制器的，所以，为了提高工作效率，必须掌握GIT。文件比较器Beyond Compare也是个比较常用的工具。此外，你也可以使用System Verilog来替代testbench，这样效率会更高一些。如果你是做IC验证的，就必须掌

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uboot的长度为128KB（0x20000）；art为64KB（0x10000）；fw有4M和8M的区别，4M的为3840K （0x3c0000）,8M的为7936KB（0x7c0000）。在刷机之前要对要刷入flash的uboot、fw、art的文件长度ultraedit或winhex进行校验。尤其是uboot，如果大小不对，千万不要尝试刷入，那是一定会变砖的。 uboot、fw和art在flash中的位置如下： 4M的FLASH：flash地址从0x000000~0x3FFFFF ttl访问flash的地址从0x9F000000~0x9F3FFFFF flash起始地址 TTL起始地址 flash终止地址 TTL终止地址 uboot 0X000000 0X9F000000 0X01FFFF 0X9F01FFFF fw 0X020000 0X9F020000 0X3DFFFF 0X9F3DFFFF art 0X3F0000 0X9F3F0000 0X3FFFFF 0X9F3FFFFF 8M的FLASH：flash地址从0x000000~0x7FFFFF ttl访问flash的地址从0x9F000000~0x9F3FFFFF flash起始地址 TTL起始地址 flash终止地址 TTL终止地址 uboot 0X000000 0X9F000000 0X01FFFF 0X9F01FFFF fw 0X020000 0X9F020000 0X7DFFFF 0X9F7DFFFF art 0X7F0000 0X9F7F0000 0X7FFFFF 0X9F7FFFFF

彻底掌握Quartus

彻底掌握Quartus 你可以在EETOP的论坛上面搜索到quartus的下载链接，然后在百度能找到破解方法。 不建议用quartus13以前的版本(旧版带的USB blaster驱动可能在WIN8、WIN10上面安装不了)，还有quartus13及以后的版本都把IDE和器件包分成两部分，记得下载器件包。此外，quartus13.0sp1是最后一个支持cyclone II的版本。接下来，介绍Quartus 13最基础的日常使用方法。 如何新建工程就不说了，但是要注意，工程目录和工程名不要有中文和空格，还有，要有一个设计文件（如，.v、.vhd、.bsf 文件）的名称要跟工程名一样，不然会有警告。 一、新建工程，New个设计文件，会出现下图所示。上面那么多种文件有什么卵用？ 1、AHDL文件，用于编写Altera发明的AHDL语言，此语言已经被淘汰，可以不管它。 2、Block Diagram/Schematic文件，原理图文件，跟AD、PADS、Cadence等电路图设计软件的用法差不多。 3、EDIF文件，网表文件。 4、Qsys system文件，用于设计软核，Qsys前身是NIOS。 5、State Machine文件，状态机文件。 6、System Verilog文件，用于系统级验证。

7、Tcl script文件，TCL脚本文件。 8和9、常用的HDL文件（包括verilog和VHDL） 10是十六进制文件，11是MIF文件，用于ROM或RAM的初始化。 12、Probe文件，用于观察FPGA内部某一信号，一般用Signaltap 13、逻辑分析仪接口文件，暂时不知道有什么用。 14、VWF文件，用于调用quartus自带的仿真工具QSIM 15、AHDL头文件，可以不管它。 16、原理图的Symbol文件，用于编辑原理图Symbol，跟你用电路图设计软件时，画原理图库差不多。 17、JTAG链描述文件，给一个或多个芯片下载代码时用的。 18、Synopsys约束文件，时序约束用的SDC文件。 19、txt文件。 就算quartus支持那么多种文件，但常用的没几个，一般是原理图.bdf文件或者纯文本的.v或.vhd文件，就算后面需要用逻辑分析仪或者时序约束，也是可以用quartus自动给你生成的。 特别要注意一下，不同类型的文件，名字最好不一样。比如，已经有了test.v，就不要用弄test.vwf，不然你双击test的原理图Symbol的时候，会问你要打开test.v还是test.vwf，让你浪费不必要时间。我一般是除了.v或.vhd文件用test之外，

BT3研究学习无线WEP和WPA增加版教程

BT3破解无线WEP/WPA教程

声明：任何不经别人同意而进入别人网络都是非法和不道德的行为。本教程用于学习和交流，如要实验请拿自已的AP开刀！！ 题记： 本人是中国无线论坛https://www.sodocs.net/doc/d618034574.html,/的ID“中卫”， 无线安全版块是本论坛一个特殊而重要的版块，我们一直非常努力的想把这个板块做好。作为板块现阶段的的一个重点就是无线WEP 和WPA的破解内容。我根据各位坛友的教程和自己的理解整理编辑成这篇《BT3破解无线WEP/WPA教程》。 由于本人也是初学者，缺乏专业的理论知识，因此文中不免存在理解的偏差甚至错误，希望各位朋友指正。 最后希望更多的朋友参与到教程的整理和编辑中，不断把教程修正和完善。 如果对教程有任何意见和建议，欢迎各位到https://www.sodocs.net/doc/d618034574.html,论坛提问和交流。 谢谢！！ 中卫 08年7月13日

开放式WEP破解 1．装备：IMBX60笔记本（内置Intel3945无线网卡）、BT3的U盘系统（需用syslinux命令来指定启动BT3的盘符） 2．用户名：root密码：toor，进入图形界面：startx。启动BT3后,(启动黑屏：xconf再输入startx) 3．加载3945网卡的驱动。打开一个shell 输入modprobe –r iwl3945卸载原来的网卡驱动 输入modprobe ipwraw 加载可监听的网卡驱动 注：不同的网卡有不同的加载方式 LINUX驱动是通过模块进行加载的，可以用lsmod来查看机器已加载的模块 然后可以通过modinfo ipwraw（模块名）来查看所加载驱动模块的版本信息 最新的ipwraw的版本是ipwraw-ng-2.3.4-04022008.tar.bz2的。

eetop[1].cn_TCAD Sentaurus Tutorial

TCAD Sentaurus Tutorial These modules are intended as an introduction to using the TCAD Sentaurus tool suite. They are designed specifically for new users and provide examples with which to begin using the tools. Module Description Tool Overview An overview of the TCAD Sentaurus tool suite is presented. Module Time: 30 minutes Sentaurus Workbench Sentaurus Workbench is the primary graphical front end that integrates TCAD Sentaurus simulation tools into one environment. It is used to design, organize, and run simulations. Module Time: 2 hours Ligament Ligament is a generic interface for TCAD process simulation. The Ligament environment is designed to set up and perform TCAD simulations at a high level of abstraction. Module Time: 1 hour and 40 minutes Sentaurus Process Sentaurus Process is a complete and highly flexible multidimensional process modeling environment. It constitutes a solid base for process simulation. Module Time: 5 hours and 50 minutes Sentaurus Structure Editor Sentaurus Structure Editor is a 2D and 3D device editor, and 3D process emulator. It is based on CAD technology, features a powerful graphical user interface, and is fully scriptable. Module Time: 4 hours and 10 minutes Sentaurus Mesh Sentaurus Mesh is a modular Delaunay mesh generator of high-quality spatial discretization grids for complex 2D and 3D devices. It integrates two mesh engines: the axis-aligned mesh generator and the tensor-product mesh generator. Module Time: 3 hours 30 minutes Noffset3D Noffset3D is a mesh generator that creates triangles and rectangles in 2D, and tetrahedra in 3D. It is designed for simulators such as Sentaurus Device and Sentaurus Process that use the box method as a discretization method. Module Time: 1 hour and 30 minutes Sentaurus Device Sentaurus Device simulates the electrical, thermal, and optical characteristics of semiconductor devices. It is the leading device simulator and handles 1D, 2D, and 3D geometries, mixed-mode circuit simulation with compact models, and numeric devices. Module Time: 4 hours and 30 minutes Tecplot SV Tecplot SV is a plotting tool with extensive 2D and 3D capabilities for visualizing data from simulations and experiments.

上下肢cpm操作流程

上下肢CPM操作流程 一、概念 关节康复器是在关节手术之后帮助关节功能康复的术后治疗方法。20世纪70年代初由Salter等人提出，80年代初用于膝关节人工关节术后，以后应用逐渐推广。它得用专用器械（下肢关节运动器CPM）使关节进行持续较长时间的缓慢的被动运动。主要用于防治制动引起的关节挛缩，促进关节软骨、韧带和肌腱的修复，改善局部血液淋巴循环，促进肿胀、疼痛等症状的消除，最终目的是配合肌肉功能练习等其他康复治疗，促进肢体功能的恢复。 二适用范围 CPM关节康复器系列,可用于上肢（手指、手腕、肘和肩等部位）、下肢（膝、踝、髋等部位）的被位运动康复治疗 三评估 四操作 -- 上肢关节康复器的使用 绑缚用柔软的绑带或纱布，把患肢的前臂以手心向上的位置绑缚在设备的托架上，绑缚的紧度要合适，以在运动过程中前臂既不转动又不移动为准。 调节身体与设备的距离上肢的弯曲程度是靠身体与设备的距离来调节的，其两者距离近，上肢的弯曲程度就大；其距离远，上肢的弯曲程度就小。这要根据患肢的病情来决定。患肢比较僵硬，其距离可远一些；反之，可近一些。同时，也可不断调节其距离，使患肢能在较大范围内进行被动运动。但要使上臂和前臂之间的夹角α＜180°，绝不要α﹦180°，从机械运动角度来说这是“死点位置”。 患者的姿势根据患者的实际情况，可以坐式、仰卧式、倚靠式，只要符合上肢的运动特点即可。 速度的调节患肢的病情不同，所允许的运动强度也不一样。因此，设备设有调速装置，根据需要可选择不同的转速。 时间的设定设备设有定时装置，可预先设定运动的时间，当达到设定时间时，设备自行停止。 上肢关节康复器使用注意事项：在使用上肢关节康复器时需在专门人员的指导下进行。同时要注意：转速要从低到高调节，患者先坐式后卧式，上肢的弯曲程度先小后大，被动运动的时间由短到长。 -- 下肢关节康复器的适用范围

简易呼吸器操作流程

简易呼吸器操作流程 一、操作步骤 1.评估： （1）是否符合使用简易呼吸器的指征和适应证，无自主呼吸或自主呼吸微弱。 （2）评估有无使用简易呼吸器的禁忌证，如中等以上活动性咯血、心肌梗死、大量胸腔积液等。 2.连接面罩、呼吸囊及氧气，调节氧气流量8?10升/分。 3.开放气道，清除上呼吸道分泌物和呕吐物，松解病人衣领等，操作者站于病人头侧，使患者头后仰，托起下颌。 4.将面罩罩住病人口鼻，按紧不漏气。若气管插管或气管切开病人使用简易呼吸器，应先将痰液吸净。 5.单手挤压呼吸囊的方法：右手EC手法固定面罩，左手挤压球囊， 右手臂相对固定球囊与左手一起挤压。 6.使用时注意潮气量、呼吸频率、吸呼比等。 （1 ）一般潮气量8 ?1 2ml/kg 。 （2）呼吸频率成人为12?16次/分，快速挤压气囊时，应注意气囊的频次和患者呼吸的协调性。在患者呼气与气囊膨胀复位之间应有足够 的时间，以防在患者呼气时挤压气囊。 （3）吸呼时间比成人一般为1：1.5?2。 7.观察及评估病人。使用过程中，应密切观察病人对呼吸器的适应性，胸腹起伏、皮肤颜色、听诊呼吸音、生命体征、氧饱和度读数。二、注

意事项 1.使用简易呼吸器容易发生的问题是由于活瓣漏气，使病人得不到有效通气，所以要定时检查、测试、维修和保养。 2.挤压呼吸囊时，压力不可过大，无氧源时挤压球囊的三分之二，有氧源时挤压二分之一。 3.发现病人有自主呼吸时，应按病人的呼吸动作加以辅助，以免影响病人的自主呼吸。 4.对清醒患者做好心理护理，解释应用呼吸器的目的和意义，缓解紧张情绪，使其主动配合，并边挤压呼吸囊边指导病人 “吸……”“呼……”。 5.用后及时消毒，将简易呼吸器各配件依顺序拆开, 置入2%戊二醛碱性溶液中浸泡4-8小时，取出后使用清水冲洗所有配件, 去除残留的消毒剂。 （学习的目的是增长知识，提高能力，相信一分耕耘一分收获，努力就一定可以获得应有的回报）

MAC绑定IP，DHCP关闭，MAC过滤解决方案初探

MAC绑定IP，DHCP关闭，MAC过滤，SSID隐藏 解决方案初探

声明：任何不经别人同意而进入别人网络都是非法和不道德的行为。 本教程用于学习和交流，如由此产生一切违法行为与本教程无关。 题记： 本人是中国无线论坛https://www.sodocs.net/doc/d618034574.html,/的ID “中卫”。本教程是根据网上现有的资料还有我的理解加上实际操作实践编辑整理而成。 由于本人也是初学者，缺乏专业的理论知识，因此文中不免存在理解的偏差甚至错误，希望各位朋友指正。 如果对教程有任何意见和建议，欢迎各位https://www.sodocs.net/doc/d618034574.html, 论坛提问和交流。 谢谢！！

本文的书写是基于一个测试环境。由于测试环境限制，并不能真正的体现实际情况的复杂程度。为了更接近实际情况，我手动设置尽量复杂。希望更多的朋友用此方法进行测试和应用，最后得出真正的解决方法。 很多朋友都遇到这样的问题，自己很辛苦的破解了对方的WEP甚至WPA 密码，但是对方的AP设置了SSIDSSID隐藏，MAC过滤，关闭了DHCP，甚至MAC绑定IP。让你蹭网的梦想变成打击。 今天我将和大家一起学习和交流有关这几个问题的解决方案。 前提条件，你已经破解了对方的WEP或WPA密码，网络上必须有合法客户端，并且客户端在进行通信。 我破解的AP的MAC是00:14:6c:3e:f0:ac 客户端MAC是00:16:b6:9d:10:ad 一．MAC地址绑定： 首先MAC地址绑定，如果对方是无客户端的，那你根本破解不了。因为无客户端的破解一定要注入攻击，要注入攻击就必须建立虚拟连接。你如果不知道对方的合法客户端的MAC地址，你是不能建立虚拟连接的，不能建立虚拟连接就不能注入。所以MAC地址绑定的WEP破解是需要有客户端的，在监听的时候能获得合法客户端的MAC，然后把自己的MAC修改为对方的MAC就能实现正常连接。 二．DHCP关闭，MAC绑定IP，子网掩码 DHCP关闭的AP，你在连接的时候提示受限，不能正常获得有效的IP。网上已经有朋友出了用科莱网络分析系统软件来抓包的解决方法，这个方法经过我的测试是可以的。我把方法和各位分享。 首先你正常连接AP，会出现对话框让你输入密码，你输入正确的密码，最后出现受限，这时候你手动随便设定一个IP地址，我手动设定一个比较复杂的IP地址。27.122.1.100，子网掩码设为255.0.0.0，网关和DNS空着，如下图所示 再连接你已破解的WEP。这时候下面的无线网络连接会显示正常连接。

Silvaco_TCAD_2012_安装说明

Silvaco TCAD 2012版本安装说明 1、运行安装文件：12110-tcad-2012-00-win.exe，在“Install License Server”前打上勾。点击 Next. 2、安装完毕后，会提示输入服务器密码，此时随便设置一个密码并记住就可以了。此时可能会在浏览器中打开一个网页，不用管它，后面会用到。 3、先停止Standard Floating License Manager (SFLMSERVERD)这个服务。如果不停止，后面的拷贝覆盖操作将无法完成。停止服务的办法：运行桌面上快键方式“S. EDA Tools”，选择“Stop Server”来完成服务停止的操作，同样，开启服务则选择“Start Server”；如果杀毒软件或者360提示操作，一律选择“允许”。 4、把https://www.sodocs.net/doc/d618034574.html,_key 文件夹中的rpc.sflmserverd.exe文件复制，然后找到您的安装目录，将该文件拷贝到下面的路径： sedatools\lib\rpc.sflmserverd\8.2.7.R\x86-nt 替换原来的文件。 5、在快捷方式中运行“Start Server”，确保下面的系统服务启动：

Standard Floating License Manager (SFLMSERVERD) 6、服务器的网页在安装结束后会打开，或者运行快捷方式中的“SFLM Admin”打开服务器页面： 输入刚才设置的密码，点击login.并复制记下方框中的“Machine IDs”， 每个电脑的Machine ID都不一样，比如在这个例子中是： “Shane-PC-dcd135d6-50b4108d”。 7、修改https://www.sodocs.net/doc/d618034574.html,_key 文件夹中Silvaco.lic中下面的一行（可用记事本打开）， 替换为您刚才复制的Machine IDs： LM_HOSTIDS xxxxxxxxxNL_HOSTIDS （如图所示）。 只将“xxxxxxxx”替换为您的Machine IDs即可（后面不用加空格），然后复制粘贴在目录sedatools\etc下。

单片机网址大全

图标/网站名称网址简单介绍 21IC中国电子网https://www.sodocs.net/doc/d618034574.html,电子工程师的网站 (嵌入式系统,单片机,DSP,EDA,测试测量,元器件,通信,电源,微电子,半导体)。 430开发网https://www.sodocs.net/doc/d618034574.html, 430开发网。 51单片机世界https://www.sodocs.net/doc/d618034574.html, 51单片机世界。 单片机世界https://www.sodocs.net/doc/d618034574.html,单片机世界欢迎你!学单片机这里是入口。 世纪开发网https://www.sodocs.net/doc/d618034574.html,世纪开发网。 单片机爱好者https://www.sodocs.net/doc/d618034574.html,单片机爱好者。 超前科技https://www.sodocs.net/doc/d618034574.html,超前科技CQKJ单片机仿真器产品专栏 C51仿真器,keil C51仿真机。 平凡单片机工作室https://www.sodocs.net/doc/d618034574.html,单片机教学与学习网站。 单片机工作室https://www.sodocs.net/doc/d618034574.html,单片机工作室。 51开发网https://www.sodocs.net/doc/d618034574.html, 51开发网。 51新手交易网https://www.sodocs.net/doc/d618034574.html, 51新手交易网。 孙冠单片机https://www.sodocs.net/doc/d618034574.html,孙冠单片机。 嵌入开发网https://www.sodocs.net/doc/d618034574.html,嵌入开发网。 老古开发网https://www.sodocs.net/doc/d618034574.html,单片机与嵌入式系统专业网站。 晓奇工作室https://www.sodocs.net/doc/d618034574.html,老古开发网。 单片机学习网https://www.sodocs.net/doc/d618034574.html,晓奇工作室。 利舒技术实验室https://www.sodocs.net/doc/d618034574.html,利舒技术实验室。 Xmcu 单片机工作室https://www.sodocs.net/doc/d618034574.html,单片机网单片机知识、实验板、编程仿真工。 PIC学习网https://www.sodocs.net/doc/d618034574.html,单片机,编程器,仿真器,单片机学习,PIC单片机原理,PIC单片机简介,PIC单片机字习,PIC单片机资料。 小龙微控https://www.sodocs.net/doc/d618034574.html,小龙微控--个人网站。 51测试网https://www.sodocs.net/doc/d618034574.html, 51测试网。 致祥电子https://www.sodocs.net/doc/d618034574.html,致祥电子。 电子制作实验室https://www.sodocs.net/doc/d618034574.html,电子制作实验室。 亦峰电子https://www.sodocs.net/doc/d618034574.html,亦峰电子。 DevARM 开发网https://www.sodocs.net/doc/d618034574.html, DevARM 开发网。 超业电子https://www.sodocs.net/doc/d618034574.html,超业电子。 龙人电子https://www.sodocs.net/doc/d618034574.html,龙人电子。 中国电子技术信息网https://www.sodocs.net/doc/d618034574.html,单片机,嵌入式系统,IC,EDA,元器件,电路,电源,通信,测量,编程,仿真,SMS,GPRS,ISP,电子论坛,软件下载,信息发布。 电子工程师网站https://www.sodocs.net/doc/d618034574.html,单片机,FPGA,嵌入式系统,电路板设计。 单片机C语言C51BBS论坛https://www.sodocs.net/doc/d618034574.html,单片机C语言C51BBS论坛。中国IC网https://www.sodocs.net/doc/d618034574.html, IC信息发布 比高科技https://www.sodocs.net/doc/d618034574.html,比高科技。 北京仪器商城https://www.sodocs.net/doc/d618034574.html,生产销售仪器,仪器仪表,国内大型仪器企业,仪器仪表商城 www_17web_com 亿涛电子设计工作室https://www.sodocs.net/doc/d618034574.html,亿涛电子设计工作室。

Cadence使用

Cadence使用 从现在开始，手把手教使用cadence。这里以实现D触发器（上升沿触发）为例程。 这里用的库是TSMC_0.18UM_PDK，0.18的库。从eetop下载的库。此库只可用于学习用。首先，下载TSMC_0.18UM_PDK到linux下并解压。在用户目录下新建文件夹，这里我用的是lujun命名，然后将TSMC_0.18UM_PDK复制到lujun文件夹目录下。 目录文件如下所示： 目录里面的cds.lib是定义的library的文件。 打开cds.lib，在里面输入以下内容，以定义基本的库。 其中ic5141的目录根据自己安装的目录进行更改。 打开终端，进入到TSMC目录下，然后输入icfb&，打开cadence。

点Tools，选择library manager，进入到库管理界面。 然后就可以看到库了，这些库是在cds.lib里面定义的。

新建library。 输入库的名字，然后OK。在选择第二个attach，关联库。 工艺库选择tsmc18rf。就是我们要用的0.18的库。这样就完成建立库了。

接下来，要建立库中的元件了。D触发器，需要传输门和非门，这里我多用了与非门。 首先先建立非门： 选中刚刚建立的库，然后file->new->cell view。然后输入以下右边内容，就建议一个非门元件了。 然后弹出画原理图的界面了。 接着就调用0.18库中的器件了，使用快捷键i，弹出界面， 选择browse，然后选择tsmc18rf库，再选择nmos3V_mis，再选择symbol，在回车。

件属性界面，改变宽长比，然后再连线，最终图如图： 接下来，就要放置电源和地，这里电源用的vdd。Vdd和gnd在analogLib库中，用同样的方法将两个调用在原理图中。 接着按快捷键p，添加pin管教，添加in和out管教，注意in的方向选择input，out的方向 选择output。

CAIN使用教程(破解路由器密码)

CAIN使用教程

声明：任何不经别人同意而进入别人网络都是非法和不道德的行为。 本教程用于学习和交流，如由此产生一切违法行为与本教程无关。 题记： 本人是中国无线论坛https://www.sodocs.net/doc/d618034574.html,/的ID “中卫”。本教程是根据网上现有的资料还有我的理解加上实际操作实践编辑整理而成。 由于本人也是初学者，缺乏专业的理论知识，因此文中不免存在理解的偏差甚至错误，希望各位朋友指正。 如果对教程有任何意见和建议，欢迎各位https://www.sodocs.net/doc/d618034574.html, 论坛提问和交流。 谢谢！！

CAIN使用教程 CAIN是一个WINDOWS平台上的破解各种密码，嗅探各种数据信息，实现各种中间人攻击的软件。 首先下载cain软件 找不到下载地址的可到我们共享区https://www.sodocs.net/doc/d618034574.html,/wificrack下载，共享区有4.9英文版和汉化补丁。 CAIN下有两个程序，一个是CAIN主程序，一个是Abel服务程序。Abel服务程序需要手动进行安装。正确安装CAIN后从CAIN目录下拷贝Abel.exe和Abel.dll到C:\Windows\System32目录下，运行Abel.exe安装，并在服务里设置为自动启动。 运行CAIN，主界面如图所示 我们先来看看CAIN的几个大类的使用，大类页面如下图 一．解密器： 解密器的作用主要是读取缓存中保存的各种密码。你可以点击左边的各选项然后点击上面的 在右边的窗口你可以看到你曾经正确使用过的无线的密码都保存在这里，如下图所示。大家可以清楚的看到SSID和后面的密码。

二．网络 这个网络主要用来鉴别各域控制器，SQLserver，打印服务，远程拨入，终端服务等。网络的左侧用来浏览网络结构和连接远程主机。连接到主机就可列出用户名，工作者，服务，共享资源等。如下图，我们清楚的看到SMM-DB1开启了IPC$默认共享连接和文件夹共享。 同时也可以搜索到计算机的用户组和组的用户名，虽然NT版本以后不能建立空连接了，但是还是可以通过提取SID来获得Admin的账号，因为管理员的SID总是500。如下图所示

数字后端FAQ

数字后端FAQ (2013-01-18 13:03:52) 转载▼ 数字后端faq分类：工作札记 在eetop论坛上看到这个东西，感觉很有用，就转过来了，非常感谢原文作者，下面面链接是论坛网址。 转载自：https://www.sodocs.net/doc/d618034574.html,/thread-316442-1-1.html 为了方便大家尽快找到需要的话题，经icfb版主建议，编辑这个数字后端的FAQ。 如果您是初学者，建议先搜索相关的资料，读读其他人的帖子，一些基本概念在那里都已经讨论过了。 如果您已经有2年以上的实战经验，下面这些雕虫小技就不太值得您去浪费时间了。 以下是分类 2楼：时序约束，STA 3楼：综合DC/RC 4楼：APR （floorplan， place， CTS，route） 5楼：验证（LEC，DRC，LVS等） 6楼：DFT 7楼：低功耗 8楼：面试 9楼：名词解释 时序约束，STA (1) clock Q1.1 什么是同步时钟？ 时钟频率是整倍数，并且相互之间的相位是固定而且相差可预知的，才可以称得上是同步时钟。其他的都算异步时钟。 比如，

5M，10M是同步 2M，3M一般算异步 一个时钟，输出到另一个芯片中，转一圈后，以同样的频率返回到自己的芯片，因为无法确定时钟在另一个芯片里面的latency，所以输出的时钟与输入的时钟算异步 一个时钟进到2个PLL，就算那2个PLL的输出频率相同，一般也算是异步时钟，除非你de-skew Q1.2 如何处理同步时钟？ 设计要求严格的公司，就算是同步时钟，数据在同步时钟间传送时，依然要用meta-stability FF，可以set_false_path 如果放松要求，不用meta-stability FF，则同步时钟之间是real path，做CTS时，同步时钟要clock tree balance。 注意不同频率的同步时钟的最小时间间隔被用来检查setup 如果上升下降沿混用的话，setup的时间间隔就只有半个时钟周期了 Q1.3 如何处理异步时钟？ 很简单，set_false_path 注意要from A to B，同时要from B to A Q1.4 如何定义时钟？ create_clock 如果指定某个pin/port，就是实时钟，如果没有指定pin和port，就是虚拟时钟 巧妙利用waveform选项可以做出不同波形的时钟 被定义成时钟的net，在综合时，自动带有ideal network和dont_touch的属性。但是当它被用作data计算延迟时，ideal net的属性会自动消失 时钟会自动穿过逻辑单元，停在时序单元的时钟端，所以用FF产

简易呼吸器的使用流程

简易呼吸器的使用流程 Document number：PBGCG-0857-BTDO-0089-PTT1998

简易呼吸器的使用 【目的】1.为呼吸暂停或呼吸抑制的病人行辅助呼吸。 2.应用呼吸机前的过渡。 【操作流程】 病人呼吸暂停或呼吸抑制 检查简易呼吸器是否完好 挤压呼吸器 【操作步骤】 1.备齐用物：检查简易呼吸器是否完好（即各科的简易呼吸器处于备用状 态，护士使用之前挤压两下检查有无漏气），迅速携至病人处，核对。2.开放气道：将患者仰卧，去枕、头后仰。解开病人领扣、领带及腰带等束 缚，清除口腔内假牙、痰液或血液等分泌物必要时插入口咽通气道，防止舌咬伤和舌后坠。 3.抢救者位于患者头侧或合适的位置，一手以“EC”法固定面罩，另一手挤压呼 吸器。要保持气道通畅，简易呼吸器的面罩紧扣病人的口鼻，避免漏气。 4.另外一只手规律性地挤压球体，将气体送入肺中，每次送气400～600ml （挤压气囊1/3-1/2）。频率成人：10～12次/分；儿童：16-20次/分。 吸呼比（挤压与放松之比）为1：。 5.外接氧气时，将气囊，面罩连接氧气管道，调节氧流量8～10升/分。 6.在操作中注意观察病人的自主呼吸情况，病人若有自主呼吸，人工呼吸应 与起同步，即病人吸气初顺势挤压呼吸气囊，达到一定潮气量后松开气 囊，让病人自行完成呼气动作。 7.抢救者应注意患者是否有如下情形以确认患者处于正常的换气。

1)注视患者胸部上升与下降（是否随着压缩球体而起伏） 2)经由面罩透明部分观察患者嘴唇与面部颜色的变化。 3)经由透明盖，观察单向阀是否适当运用。 4)在呼气当中，观察面罩内是否呈雾气状。 【注意事项】 1.选择合适的面罩，以便得到最佳使用效果。 2.接氧气时，注意氧气管是否接实。 3.操作前后用力挤压球体数次，将积物清除干净。 4.将鸭嘴阀卸下用水清洗干净。

13小时破暂停300秒的防pin路由

13小时破暂停300秒的防pin路由-无线安全新手入门-中国无线论坛- 昨天下午1:30开始到9点出前四后一杆到底有图 6 d( D8 T- [+ g( R' K% e

前两天把好破的信号好的都搞完了开始挖难啃的以前每次pin三个码停300秒就没理它 现在没的P了只能试试(我提示遇到这货绕道) 它防P 说明它懂就算强行撬开它发现后关P改密又打回原形 谁能说说它为何防P 而不关P 入正题先测试多少码能逼停它先-t-d 9 不行19 25 29 直到29才没看到停300出现最后打气筒P

开是32秒(不会P死不重码) 32 破完11000要多久97小时(不是不可能4天不关机MM到手也不是绝对等下我说说另一个硬骨头) 谁用4天P一个没有多大意义AP 我是不会猪人也是这么想的这样还来那你就慢慢P吧 我猜90后(人品) 可我的打气筒水滴都不能倒序P 在论坛翻了一下午只有新版水滴有 我用水滴建倒序文件再用打气筒P 这个倒序并不是9999 9998 9997这样要这样2小时就搞定了 再说说昨天P出的牛码这个没图信号很好开始P 一路到5000+ 打气筒定在一个码上不动 返回扫描AP不见了这是P死还是关AP电了知道的说说我也新手 过两天在P 从9000--9999失败返回5000再P 这时很难P 上去就很多超时P不动段段续续P X6 b2 h, y0 Z8 Z O0 w 这可能就是360防蹭在作怪300秒可能也是无意中先开水滴后打气筒双PIN一个AP 发现不出错后又点开两个打气筒速度3/s 5000一气跑到9000

又失败完了尼妈漏码了被360打败没戏了 正常一个跑不动两个漏码就四千个码没跑不甘心在论坛上翻再PIN 改-t 9 -d 3 从9000--9999 51分钟收货 谁能告诉我上次9000--9999为什么没出PIN码是打气筒默认的正常高速P完我大概能猜出 隐藏SSID MAC PIN是怕看AP的电信员工看到绝对的电信员工 防pin无线路由器破解技巧： -a -n -x 20 -r 305:10 -l 300 -t 12 -v -d 0 在PIN的参数里面有一个数字300 ，你把它改为0 即： 《-a -n -x 20 -r 305:10 -l 0 -t 12 -v -d 0 》试试看，也就是每PIN 7或者8个PIN码就休息60秒。你不改的话，就是休息300秒，信号好的话，也很快的，信号不好的话，即使你改了，还是PIN不动，一直的让你等待