基于FPGA的新型位同步时钟提取方案的设计

一种基于FPGA的新型位同步时钟提取方案及实现

摘要：

关键词：位同步，锁相环，FPGA，异步串行码流

1 引言：

同步技术在数字通信系统中，是非常重要的技术。位同步是最基本的同步。位同步时钟信号不仅用于对输入码元信号的监测保证收发同步，而且在对获取祯同步，群同步及对接收的数字码元进行各种处理过程中也为系统提供了一个基准的同步时钟。

随着现代电子技术的发展，数字系统趋于模块化，小型化，芯片华，因此如何实现同步系统的模块化和芯片化是急需解决的问题。

在数字通信中，通常直接从接收到的数字信号中提取位同步信号，这种直接法按其提取同步信号的方式，大致可分为滤波法和锁相法。锁相法是指利用锁相环来提取位同步信号的方法，本设计方案就是基于锁相环的位同步提取方法，能够比较快速地提取位同步时钟，并且设计简单，方便修改参数。采用Quartus II 设计软件对系统进行了仿真试验，并用Altera的Cyclone II系列FPGA芯片Ep2c5予以实现。

2 位同步时钟提取方案的原理

本文设计的方案可以从异步串行码流中提取位同步时钟信号，设计思想的基本出发点是在外部码流（code_in）的上升沿和本地时钟(clk)上跳沿相比较无非两

种

情

况，

如图1和图2所示：

图1 码流滞后于本地时钟△T示意图图2

码流超前于本地时钟△T示意图

从码流上跳沿的角度来看,若将码流code_in与本地时钟clk进行逻辑相与，若相与结果为“1”则说明码流滞后于本地时钟，若为“0”则说明码流超前于本地时钟。用VHDL语言描述为：

if (code_in’event and code_in=’1’) then

if (code_in and clk)=’1’ then

q<=’1’

else

q<=’0’

end if

end if

程序中输出信号q可作为控制电路的输入信号。

本设计方案的系统框图如图3所示：

框图中，鉴相器作用是鉴别出码流和本地时钟的相位超前滞后关系，控制计数器采用双向计数器,鉴相器输出q作为控制计数器的计数方向输入，q为1则向上计数，q为0则向下计数。控制计数器的计数输出用来控制相位调整选择模块的选择端。相位调整选择模块由相位调整和相位选择功能。

图3 系统功能框图

3 设计实现

依据图3系统功能框图，利用Altera 公司的Quartus II 设计软件，采用自顶向下的模块化设计方法，用VHDL 语言和电路原理图混合输入设计对位同步时钟提取电路的各个部件分别进行设计。

本设计方案的鉴相器原理相对简单，不需要用VHDL语言设计，仅用两个

与门和一个D触发器就可以实

现，如图4 所示。图中的

的第二个与门(inst23)是为了实现D

触发器的时钟输入端与数据输入端

同步。

控制计数器设计使用Quartus

II的MegaWizard Plug_In

Manager工具来实现一个简单

的双向

数器，计数方向由鉴相器输出q控

制，q为1则计数器向上计数，q为0则计数器向下计数，计数系数由Count Modulus设定，设定的数值要求等于分频器的分频系数N。在原理图输入时可以任意改变分频器的分频系数和计数器的计数系数。

分频器设计输出时钟信号的占空比为50%，且分频系数N可调，用VHDL 语言实现并由软件自动生成元件符号供原理图调用，如图5所示。

下面给出分频器的VHDL语言关键描述语句

if(clk'event and clk='1') then

if(count=N-1)then --计数周期

count<=0;

else

count<=count+1;

if count<(integer(N/2)) then

--产生分频脉冲

outclk<='0';

else

outclk<='1';

end if;

end if;

end if;

相位调整选择模块的相位调整功能可以用延迟方式实现。在FPGA中要产生延时，信号必须经过一定的物理资源。在硬件描述语言中有关键词Wait for xx ns，需要说明的是该语法是仅仅用于仿真而不能用于综合的，可综合的延时方法有：

(1)使信号经过逻辑门得到延时（如非门）；

(2) 使用器件提供的延时单元（如Altera公司的LCELL）；

(3)使用移位寄存器。

由于当使用多级非门的时候综合器往往会将其优化掉，因为综合器会认为一个信号非两次还是它自己，而且门延迟时间相对于具体器件是不固定的，LCELL延时单元也可以用来产生一定的延时，但这样形成的延时在FPGA芯片中并不稳定，会随温度等外部环境的改变而改变，并且门延迟和LCELL延迟时间都无法实现用户动态调整，不利于移植和调用，因此本设计的延迟采用由D触发器构成的移位寄存器实现，如图6所示，移位寄存器时钟输入端为内部时钟Clk_n，移位数据输入端为Clk_n的分频输出Clk1，如果Clk_n的频率为f0，分频器分频系数为N，则Clk1的频率为N×f0,并要求其等于Clk的频率即：f = N×f0。相位调整选择模块的单位延迟时间决定了设计的时钟提取电路的精度。单位延迟时间由内部时钟Clk_n决定，单位延迟时间为移位寄存器发生一次移位的时间也就是D触发器的触发时钟周期即为t = 1/f0 。位同步时钟锁定时间由内部时钟Clk_n和分频器的分频系数N决定，显然Clk1最多经过N-1次移位时才可以与码流时钟锁定，则最大锁定时间为（N-1）/f0 ；Clk1最少经过1次移位就可以与码流时钟锁定，所以位同步时钟最小锁定时间为1/f0。

相位调整选择模块的相位选择功能由多选一多路选择器实现，对应图4的10

位的移位寄存器，可以采用图6所示的10选1多路选择器Mux10to1。多路选择器的多选一选择端输入由双向计数器的计数输出端qn提供。

另外，Mux10to1输出端连接D触发器目的是为了消除毛刺。此触发器的输出信号就是位同步时钟提取的输出信号，当然，作为一个锁相环结构的位同步提取电路，这个时钟信号会作为反馈引入鉴相器的输入端，与输入码流进行相与鉴相。

下面给出仿真波形，器件选择为Altera的Cyclone II系列FPGA芯片Ep2c5，

内部时钟为200MHz，码流时钟为20MHz，分频系

数和计数系数都选择为10。

4 本设计方案性能

本位同步提取电路比通常广泛采用的锁相环路法，有如下有点：

(1)本设计并没有应用复杂的算法实现锁相功能，也没有采用传统的添扣们结

构，电路结构简单易懂，节省硬件资源，占用器件资源情况如下：Device EP2C5Q208C8

Total logic elements 71 / 4,608 ( 2 % )

Total registers 49

Total pins 3 / 142 ( 2 % )

Total virtual pins 0

Total memory bits 0 / 119,808 ( 0 % )

Embedded Multiplier 9-bit elements 0 / 26 ( 0 % )

Total Plls 0 / 2 ( 0 % )

(2)本设计位同步时钟锁定时间较短，速度比较快（由设计时钟选择决定）。

(3)精度较高，并具有可调整性，时钟抖噪参数可以通过改变分频器分频系数和计数器计数系数调整，并可以实现频率很宽范围的码流的位同步时钟提取，因而本设计方案可以生成元件符号在各种FPGA芯片和部分CPLD芯片设计中调用，节省用户设计时间，缩短设计周期，具有很高的商用价值。

5结束语

本位同步时钟提取方案已经成功的用FPGA器件进行了实现，并在作者设计的数字通信系统中得到应用。通过对此电路的测试和使用表明，此时钟提取电路可以快速准确地对高速串行输入码流进行位同步时钟提取，即使输入码流中的毛刺现象，本设计电路也有很好的时钟调整恢复功能，极大的减小了误码率。由于本设计简单占有硬件资源少，因为可以同时调用多个时钟提取电路来提取多路同时输入的不同速度的串行码流的同步时钟，为下一步的数字复接提供了方便。

参考文献

[1]廖日坤，CPLD/FPGA嵌入式应用开发技术白金手册，中国电力出版社，2005

[2]陈世伟，锁相环路原理及应用，兵器工业出版社，1990

[3]段吉海，黄志伟，王毓银，基于CPLD/FPGA的数字通信系统建模与设计，2004

基于FPGA的新型位同步时钟提取方案的设计

一种基于FPGA的新型位同步时钟提取方案及实现 摘要： 关键词：位同步，锁相环，FPGA，异步串行码流 1 引言： 同步技术在数字通信系统中，是非常重要的技术。位同步是最基本的同步。位同步时钟信号不仅用于对输入码元信号的监测保证收发同步，而且在对获取祯同步，群同步及对接收的数字码元进行各种处理过程中也为系统提供了一个基准的同步时钟。 随着现代电子技术的发展，数字系统趋于模块化，小型化，芯片华，因此如何实现同步系统的模块化和芯片化是急需解决的问题。 在数字通信中，通常直接从接收到的数字信号中提取位同步信号，这种直接法按其提取同步信号的方式，大致可分为滤波法和锁相法。锁相法是指利用锁相环来提取位同步信号的方法，本设计方案就是基于锁相环的位同步提取方法，能够比较快速地提取位同步时钟，并且设计简单，方便修改参数。采用Quartus II 设计软件对系统进行了仿真试验，并用Altera的Cyclone II系列FPGA芯片Ep2c5予以实现。 2 位同步时钟提取方案的原理 本文设计的方案可以从异步串行码流中提取位同步时钟信号，设计思想的基本出发点是在外部码流（code_in）的上升沿和本地时钟(clk)上跳沿相比较无非两 种 情 况， 如图1和图2所示： 图1 码流滞后于本地时钟△T示意图图2 码流超前于本地时钟△T示意图 从码流上跳沿的角度来看,若将码流code_in与本地时钟clk进行逻辑相与，若相与结果为“1”则说明码流滞后于本地时钟，若为“0”则说明码流超前于本地时钟。用VHDL语言描述为： if (code_in’event and code_in=’1’) then if (code_in and clk)=’1’ then q<=’1’ else q<=’0’ end if end if 程序中输出信号q可作为控制电路的输入信号。 本设计方案的系统框图如图3所示：

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时间同步系统在线监测可行性研究报告

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年月日

1．总论 时间同步系统在线监测功能，将时钟、被授时设备构成闭环，使对时状态可监测，且监测结果可上送，从而将时间同步系统纳入自动化监控系统管理。时间同步系统在线监测的数据来源分为两大类：设备状态自检数据和对时状态测量数据。设备状态自检主要是被监测设备自身基于可预见故障设置的策略，快速侦测自身的故障点。对时状态测量则是从被监测设备外部对其自身不可预见的故障产生的结果进行侦测，这两种方法较为完整的保证了时间同步系统监测的性能和可靠性。 1．1设计依据 2013年4月，国调中心专门下发了〔2013〕82号文《国调中心关于加强电力系统时间同步运行管理工作的通知》 1．2主要设计原则 通过在原系统上建立一套通讯技术及软件来实现系统级的时间同步状态在线监测功能。采用低建设成本、低管理成本、低技术风险的手段，解决当前自动化系统时间同步体系处于开环状态，缺乏反馈，无法获知工作状态紧迫现状，使时钟和被对时设备形成闭环监测，减少因对时错误引起的事件顺序记录无效，甚至导致设备死机等运行事故，并在此前提下尽可能的提高监测性能，减少复杂度。

1．3设计水平年 系统模块使用年限10年。 1．4设计范围及建设规模 智能调度技术支持系统（主站）针对时钟同步检测功能修改主要涉及前置应用，前置应用以104 或476 规约与变电站自动化系进行过乒乓原理对时，根据对时结果来检测各变电站时钟对时的准确性，从而保证全网时钟同步的准确性。同时，以告警直传方式接收变电站时间同步监测结果，包含设备状态自检数据和对时状态测量数据。 1．5主要技术经济指标 1．6经济分析 2．项目必要性 2．1工程概况 智能电网调度技术支持系统及各变电站都以天文时钟作为自己的时间源，正常情况下实现了全网时间的一致。 2．2存在主要问题 近期，电力系统时间同步装置在运行中发现的时钟异常跳变、时钟源切换策略不合理及电磁干扰环境下性能下降等问题，反映出电力系统时间同步在运行管理、技术性能、检验检测管理、在线监测手段及相关标准等方面仍需进一步完善和加强。

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3．说明 （1） 该开关稳压电源不得采用成品模块制作。 （2） 稳压电源若含其它控制、测量电路都只能由端口供电，不得增加其他辅助电源。 （3） 要求电源输出电压精确稳定，或，作品不参与测试。 2016年TI 杯大学生电子设计竞赛题 B 题：物品分拣搬送装置 1．任务 在一个以木条（截面不大于 3cm×4cm，木质本色）围成的100cm×150cm 的A 区域内，散落着 边长均为4cm 的正方体。设计一自动物体搬运系统，能够快速将 这些 正方体移至指定区域。A 区域的颜色为白色，B 区域为黑色，C 区域 为红色。 2．要求 （1） 在A 区域内任意放置

跨时钟域信同步方法种

跨时钟域信号同步方法6种 ASIC中心 1 引言 基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了几种同步策略来解决跨时钟域问题。 2 异步设计中的亚稳态 触发器是FPGA设计中最常用的基本器件。触发器工作过程中存在数据的建立(setup)和保持(hold)时间。对于使用上升沿触发的触发器来说，建立时间就是在时钟上升沿到来之前，触发器数据端数据保持稳定的最小时间。而保持时间是时钟上升沿到来之后，触发器数据端数据还应该继续保持稳定的最小时间。我们把这段时间成为setup-hold时间(如图1所示)。在这个时间参数内，输入信号在时钟的上升沿是不允许发生变化的。如果输入信号在这段时间内发生了变化，输出结果将是不可知的，即亚稳态 (Metastability) 图1 一个信号在过渡到另一个时钟域时，如果仅仅用一个触发器将其锁存，那么采样的结果将可能是亚稳态。这也就是信号在跨时钟域时应该注意的问题。如图2所示。 信号dat经过一个锁存器的输出数据为a_dat。用时钟b_clk进行采样的时候，如果a_dat正好在b_clk的setup-hold时间内发生变化，此时b_ dat就既不是逻辑"1"，也不是逻辑"0"，而是处于中间状态。经过一段时间之后，有可能回升到高电平，也有可能降低到低电平。输出信号处于中间状态到恢复为逻辑"1"或逻辑"0"的这段时间，我们

时钟同步系统施工方案

时钟同步系统施工方案

施工方案审批表 审核单位：审核意见：审核人： 日期：监理单位：监理意见：监理人： 日期：批准单位：审批意见：审批人： 日期：

目录 一、施工方案综述............................................................................................... - 3 - 二、工程概况及特点........................................................................................... - 4 - 三、施工步骤....................................................................................................... - 5 - 四、风险分析..................................................................................................... - 14 - 五、生产安全及文明施工................................................................................. - 14 - 一、施工方案综述 根据中韩（武汉）石油化工有限公司PLC系统的改造技术要求和我公司对改造要求的理解来编制施工方案。

基于FPGA位同步时钟提取方案的设计

一种基于FPGA的新型位同步时钟提取方案及实现2 位同步时钟提取方案的原理 本文设计的方案可以从异步串行码流中提取位同步时钟信号，设计思想的基本出发点是在外部码流（code_in）的上升沿和本地时钟(clk)上跳沿相比较无非两 种 情 况， 如图1和图2所示： 图1 码流滞后于本地时钟△T示意图图2 码流超前于本地时钟△T示意图 从码流上跳沿的角度来看,若将码流code_in与本地时钟clk进行逻辑相与，若相与结果为“1”则说明码流滞后于本地时钟，若为“0”则说明码流超前于本地时钟。用VHDL语言描述为： if (code_in’event and code_in=’1’) then if (code_in and clk)=’1’ then q<=’1’ else q<=’0’ end if end if 程序中输出信号q可作为控制电路的输入信号。 本设计方案的系统框图如图3所示： 框图中，鉴相器作用是鉴别出码流和本地时钟的相位超前滞后关系，控制计数器采用双向计数器,鉴相器输出q作为控制计数器的计数方向输入，q为1则向上计数，q为0则向下计数。控制计数器的计数输出用来控制相位调整选择模块的选择端。相位调整选择模块由相位调整和相位选择功能。 图3 系统功能框图 3 设计实现

依据图3系统功能框图，利用Altera 公司的Quartus II 设计软件，采用自顶向下的模块化设计方法，用VHDL 语言和电路原理图混合输入设计对位同步时钟提取电路的各个部件分别进行设计。 本设计方案的鉴相器原理相对简单，不需要用VHDL语言设计，仅用两个 与门和一个D触发器就可以实 现，如图4 所示。图中的 的第二个与门(inst23)是为了实现D 触发器的时钟输入端与数据输入端 同步。 控制计数器设计使用Quartus II的MegaWizard Plug_In Manager工具来实现一个简单 的双向 数器，计数方向由鉴相器输出q控 制，q为1则计数器向上计数，q为0则计数器向下计数，计数系数由Count Modulus设定，设定的数值要求等于分频器的分频系数N。在原理图输入时可以任意改变分频器的分频系数和计数器的计数系数。 分频器设计输出时钟信号的占空比为50%，且分频系数N可调，用VHDL 语言实现并由软件自动生成元件符号供原理图调用，如图5所示。 下面给出分频器的VHDL语言关键描述语句 if(clk'event and clk='1') then if(count=N-1)then --计数周期 count<=0; else count<=count+1; if count<(integer(N/2)) then --产生分频脉冲 outclk<='0'; else outclk<='1'; end if; end if; end if; 相位调整选择模块的相位调整功能可以用延迟方式实现。在FPGA中要产生延时，信号必须经过一定的物理资源。在硬件描述语言中有关键词Wait for xx ns，需要说明的是该语法是仅仅用于仿真而不能用于综合的，可综合的延时方法有： (1)使信号经过逻辑门得到延时（如非门）； (2) 使用器件提供的延时单元（如Altera公司的LCELL）； (3)使用移位寄存器。 由于当使用多级非门的时候综合器往往会将其优化掉，因为综合器会认为一个信号非两次还是它自己，而且门延迟时间相对于具体器件是不固定的，LCELL延时单元也可以用来产生一定的延时，但这样形成的延时在FPGA芯片中并

电力时钟同步系统解决方案

电力GPS时钟同步系统解决方案 北京创想京典科技发展有限公司 科 技 领先铸就最佳

什么是时间？ 时间是一个较为抽象的概念，爱因斯坦在相对论中提出：不能把时间、空间、物质三者分开解释，"时"是对物质运动过程的描述，"间"是指人为的划分。时间是思维对物质运动过程的分割、划分。 在相对论中，时间与空间一起组成四维时空，构成宇宙的基本结构。时间与空间都不是绝对的，观察者在不同的相对速度或不同时空结构的测量点，所测量到时间的流逝是不同的。广义相对论预测质量产生的重力场将造成扭曲的时空结构，并且在大质量（例如：黑洞）附近的时钟之时间流逝比在距离大质量较远的地方的时钟之时间流逝要慢。现有的仪器已经证实了这些相对论关于时间所做精确的预测，并且其成果已经应用于全球定位系统。另外，狭义相对论中有“时间膨胀”效应：在观察者看来，一个具有相对运动的时钟之时间流逝比自己参考系的（静止的）时钟之时间流逝慢。 就今天的物理理论来说时间是连续的，不间断的，也没有量子特性。但一些至今还没有被证实的，试图将相对论与量子力学结合起来的理论，如量子重力理论，弦理论，M理论，预言时间是间断的，有量子特性的。一些理论猜测普朗克时间可能是时间的最小单位。

什么是时间？ 根据斯蒂芬·威廉·霍金（Stephen William Hawking）所解出广义相对论中的爱因斯坦方程式，显示宇宙的时间是有一个起始点，由大霹雳（或称大爆炸）开始的，在此之前的时间是毫无意义的。而物质与时空必须一起并存，没有物质存在，时间也无意义。

卫星时钟系统为什么含有精确的时间信息？ 地球本身是一个不规则的圆，加上地球自转和公转的误差，如果仅仅依靠经度、纬度、海拔高度三个参数来定位的偏差会很大，所以 引入了一个时间参数，每个卫星都内置了一个高稳定度的原子钟！

位同步信号提取电路功能模块的设计与建模

课程设计任务书 学生姓名：专业班级： 指导教师：阙大顺王虹工作单位：信息工程学院 题目: 位同步信号提取电路功能模块的设计与建模 初始条件： （1）MAX PLUSII、Quartus II、ISE等软件； （2）课程设计辅导书：《通信原理课程设计指导》 （3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）（1）课程设计时间：周； （2）课程设计题目：位同步信号提取电路功能模块的设计与建模； （3）本课程设计统一技术要求：按照要求题目进行逻辑分析，掌握锁相法，画出实现电路原理图，设计出各模块逻辑功能，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析； （4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇； （5）写出本次课程设计的心得体会（至少500字）。 时间安排：第19周 参考文献：段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004 江国强.EDA技术与应用. 北京：电子工业出版社，2010 John G. Proakis.Digital Communications. 北京：电子工业出版社，2011 指导教师签名：年月日 系主任（或责任教师）签名：年月日

目录 1 软件介绍 (2) 2 设计原理 (3) 3 设计思路 (4) 3.1设计方法 (4) 3.2思路流程 (4) 4 电路仿真 (6) 4.1 码型变换模块 (6) 4.2鉴相模块 (7) 4.3 控制调节模块 (8) 5 运行结果与总结 (9) 6 总电路图 (10) 7 心得体会 (11) 8 参考文献 (12) 9 成绩评定表 (13)

智能变电站时间同步系统

智能变电站时间同步系统 摘要随着智能电网的全面发展，并实现电网的信息化、数字化、自动化、互动化，网络智能接点的正常工作和作用的发挥，离不开统一的时间基准。 【关键词】时间同步智能变电站 时间同步系统为我国电网各级调度机构、发电厂、变电站、集控中心等提供统一的时间基准，以满足各种系统和设备对时间同步的要求，?_保实时数据采集时间一致性，提高线路故障测距、相量和功角动态监测、机组和电网参数校验的准确性，从而提高电网事故分析和稳定控制水平，提高电网运行效率和可靠性。 1 时间的基本概念 时间是物理学的一个基本参量，也是物资存在的基本形式之一，是所谓空间坐标的第四维。时间表示物资运行的连续性和事件发生的次序和久暂。与长度、质量、温度等其他物理量相比，时间最大的特点是不可能保存恒定不变。“时间”包含了间隔和时刻两个概念。前者描述物资运动的久暂；后者描述物资运动在某一瞬间对应于绝对时间坐标的读数，也就是描述物资运动在某一瞬间到时间坐标原点之间的距离。

2 时钟配置方案及特点 智能变电站宜采用主备式时间同步系统，由两台主时钟、多台从时钟、信号传输介质组成，为被授时设备、系统对时。主时钟采用双重花配置，支持北斗二代系统和GPS标准授时信号，优先采用北斗二代系统，主时钟对从时钟授时，从时钟为被授时设备、系统授时。时间同步景点和授时精度满足站内所以设备的对时精度要求。站控层设备宜采用SNIP对时方式，间隔层和过程层设备采用直流IRIG-B码对时方式，条件具备时也可以采用IEEE1588网络对时。 在智能变电站中，时间装置的技术特点及主要指标如下：（1）多时钟信号源输入无缝切换功能。具备信号输入 仲裁机制，在信号切换时IPPS输出稳定在0.2 us以内。 （2）异常输入信息防误功能。在外界输入信号收到干 扰时，仍然能准确输出时间信息。 （3）高精度授时、授时性能。时间同步准确度优于1us，秒脉冲抖动小于0.1us，授时性能优于1us/h。 （4）从时钟延时补偿功能。弥补传输介质对秒脉冲的 延迟影响。 （5）提供高精度可靠的IEEE1588时钟源。 （6）支持DL/T860建模及MMS组网。 （7）丰富的对时方式，配置灵活。支持RS232、RS485、空触点、光纤、网络等多种对时方式。

计算机组成原理课程设计-位同步时钟提取电路设计与实现

沈阳航空航天大学 课程设计报告 课程设计名称：计算机组成原理课程设计 课程设计题目：位同步时钟提取电路设计与实现 院（系）：计算机学院 专业：计算机科学与技术 班级：34010101 学号：2012040101017 姓名：金福鹏 指导教师：胡光元 完成日期：2015年1月16日

沈阳航空航天大学课程设计报告 目录 第1章总体设计方案 (1) 1.1设计原理 (1) 1.2设计思路 (2) 1.3设计环境 (2) 第2章详细设计方案 (5) 2.1顶层方案图的设计与实现 (5) 2.1.1位同步提取电路的设计与实现 (5) 2.1.2器件的选择与引脚锁定 (6) 2.1.3十六进制计数器和鉴相器 (9) 2.2功能模块的设计与实现 (9) 2.2.1 十六进制计数器模块的设计与实现 (9) 2.2.2 鉴相器模块的设计与实现 (10) 2.3仿真调试 (11) 第3章编程下载与硬件测试 (12) 3.1编程下载 (12) 3.2硬件测试及结果分析 (13) 参考文献 (14) 附录 (15)

第1章总体设计方案 1.1设计原理 1 位同步时钟提取方案的原理 本文设计的方案可以从异步串行码流中提取位同步时钟信号，设计思想的基本出发点是在外部码流（code_in）的上升沿和本地时钟(clk)上跳沿相比较无非两种情况，如图1和图2所示： 图1 码流滞后于本地时钟△T示意图 图2 码流超前于本地时钟△T示意图 从码流上跳沿的角度来看,若将码流code_in与本地时钟clk进行逻辑相与，若相与结果为“1”则说明码流滞后于本地时钟，若为“0”则说明码流超前于本地时钟。 2 本设计方案的系统框图如图3所示：

电脑时间不同步原因及解决办法

电脑时间不同步原因及解决办法 电脑时间不同步原因及解决办法我们经常会遇到电脑时间不能同步，电脑时间不准确的现象，这个问题，可能对于很多电脑新手是个不小的麻烦，下面我就对此类问题分析，总结出几种原因，并给出解决办法，帮助大家解除此类烦恼。原因一：电脑主板中CMOS 电池老化在电脑主板上有块纽扣大的电池，这块电池的作用是在电脑关闭以后继续为主板上的BIOS 模块供电以保存BIOS 设置信息。同样，它也记录了电脑上的时间，并在断电的情况下让时间的走动，以保证此次开始时间的准确性。如果此电池老化，没电，或者出现故障，都可以导致电脑时间的不同步。解决办法：更换新的同类型纽扣电池，保证程序正常运行原因二：系统设置错误，导致时间不能同步更新在windows 系统中，有专门针对时间更新方面的设置，如果没有设置正确，也会导致出现电脑时间不能同步的问题解决办法：按一下步骤进行系统的正确设置 1、双击电脑右下角时间栏，或右键单击时间选择“调整日期/ 时间” 一一gt;在弹出的“日期和时间属性”窗口中选择“时区” 选项卡——> 将时区选择为“ (GMT+08:00) 北京，重庆，香港特别行政区，乌鲁木齐”——> 点击“应用”，不要关闭“时间和日期属性”窗口

2、在“日期和时间属性”窗口中选择“时间和日期”选项，点击“立即更新”是当前电脑时间恢复正常，再选择“ Internet 时间” 选项卡--- >将“自动与Internet时间服务器同步(S) ”前面 打上勾——> 点击“确定”退出 原因三：系统本地服务设置错误在系统中，有专门针对时间同步更新的设置，如果此项服务没有开启，那也会出现电脑时间不同步的情况 解决办法：找到相应服务，并正确设置，步骤如下： 1、点击开始，打开“运行”选型，就在电脑左下角开始开始运行输入services.msc ，并点击“确定” 2、在弹出窗口中右侧列表中，找到Windows Time 项，鼠标右击，选择启动，这样我们的电脑时间就能同步了原因四: 电脑系统受病毒干扰，使系统时间产生错误 当电脑安装了一些恶意程序，或者中了一些修改时间的病毒或木马时，也会导致电脑系统时间出现错误，这主要是由于用户安装来源不明的程序，或对自己电脑保护不够所致。 解决办法：首先保证电脑里有主流的杀毒软件，并将其病毒库更新到最

网络时钟系统方案

网络时钟系统方案 LG GROUP system office room 【LGA16H-LGYY-LGUA8Q8-LGA162】

时钟系统 技术方案 烟台北极星高基时间同步技术有限公司 2012年3月 第一部分：时钟系统技术方案 一、时钟系统概述 1.1概述 根据办公楼的实际情况，特制定如下施工设计方案： 时钟系统主要由GPS接收装置、中心母钟、二级母钟(中继器)、全功能数字显示子钟、、传输通道和监测系统计算机组成。 系统中心母钟设在中心机房内，其他楼各设备间设置二级母钟，在各有关场所安装全功能数字显示子钟。 系统中心母钟接收来自GPS的标准时间信号，通过传输通道传给二级母钟，由二级母钟按标准时间信号指挥子钟统一显示时间；系统中心母钟还通过传输系统将标准时间信号直接传给各个子钟，为楼宇工作人员提供统一的标准时间 二、时钟系统功能 根据本工程对时钟系统的要求，时钟系统的功能规格如下： 时钟系统由GPS校时接收装置（含防雷保护器）、中心母钟、扩容接口箱、二级母钟、数字式子钟、监控终端（也称监测系统计算机）及传输通道构成。其主要功能为： ☉显示统一的标准时间信息。 ☉向其它需要统一时间的系统及通信各子系统网管终端提供标准时间信息。 中心母钟 系统中心母钟设置在控制中心设备室内，主要功能是作为基础主时钟，自动接收GPS的标准时间信号，将自身的精度校准，并分配精确时间信号给子钟，二级母钟和其它需要标准时间的设备，并且通过监控计算机对时钟系统的主要设备进行监控。 中心母钟主要由以下几部分组成： ☉标准时间信号接收单元 ☉主备母钟（信号处理单元）

☉分路输出接口箱 ☉电源 中心母钟外观示意图见（附图） 2.1.1标准时间信号接收单元 标准时间信号接收单元是为了向时间系统提供高精度的时间基准而设置的，用以实现时间系统的无累积误差运行。 在正常情况下，标准时间信号接收单元接收来自GPS的卫星时标信号，经解码、比对后，经由RS422接口传输给系统中心母钟，以实现对母钟精度的校准。 系统通过信号接收单元不断接收GPS发送的时间码及其相关代码，并对接收到的数据进行分析，判断这些数据是否真实可靠。如果数据可靠即对母钟进行校对。如果数据不可靠便放弃，下次继续接收。 2.1.2主备母钟 由于母钟是整个时钟系统的中枢部分，其工作的稳定性很大程度上决定了整个系统的可靠性，因此我们充分考虑了系统功能的实现与系统可靠性等综合因素，将其设计为主、副机配置，并且主、副机之间可实现自动或手动切换。 中心母钟通过标准RS422接口接收标准时间信号接收机发送的标准时间信号。标准时间信号接收机正常工作时，该信号将作为母钟的时间基准；标准时间信号接收单元出现故障时，中心母钟将采用自身的高稳晶振产生的时间信号作为时间基准，向其他子系统及各个二级母钟(中继器)发送时间信息，同时向时钟系统网管设备发出告警。 中心母钟能够显示年、月、日、星期、时、分、秒等全时标时间信息，具备12/24小时以及格林威治时间（GMT）三种显示方式的转换功能，也可显示所控制的二级母钟(中继器)的运行信息。中心母钟和校时信号能自动进行调整，可显示并输出任意时区的时间。 中心母钟具有统一调整、变更时钟快慢的功能，可通过设置在前面板上的键盘实现对时间的统一调整。 中心母钟通过标准的RS422/ RS485接口与监控计算机相连，以实现对时钟系统主要设备的维护管理及监控。 中心母钟采用标准的RS422/485接口形式分别与自带子钟连接。通过时钟信号线缆通道定时向子钟发送标准时间信号，使其按统一的时间标准运行。当系统中心母钟出现故障时，能向时钟监测系统计算机发出告警。

实验11 位同步提取实验

实验11 位同步提取实验 通信1301 王少丹 201308030104 一、实验目的 1．掌握数字基带信号的传输过程； 2．熟悉位定时产生与提取位同步信号的方法。 二、实验仪器 1．复接/解复接、同步技术模块，位号I 2．时钟与基带数据发生模块，位号：G 3．信道编码与ASK、FSK、PSK、QPSK调制，位号：A、B位 4．PSK QPSK解调模块，位号C 5．100M双踪示波器1台 三、实验原理 数字通信系统能否有效地工作，在相当大的程度上依赖于发端和收端正确地同步。同步的不良将会导致通信质量的下降，甚至完全不能工作。通常有三种同步方式：即载波同步、位同步和群同步。在本实验中主要分析位同步。实现位同步的方法有多种，但可分为两大类型：一类是外同步法；另一类是自同步法。所谓外同步法，就是在发端除了要发送有用的数字信息外，还要专门传送位同步信号,到了接收端得用窄带滤波器或锁相环进行滤波提取出该信号作为位同步之用。 所谓自同步法，就是在发端不专门向收端发送位同步信号，而收端所需要的码元同步信号是设法从接收信号中或从解调后的数字基带信号中提取出来。这种方法大致可分为滤波法和锁相法。滤波法是利用窄带滤波器对含定时信息的归零二进制序列（通常占空比为50%）进行滤波，从中滤出所要的位同步分量，并整形、移相等处理，即可得到规则的位同步脉冲信号，但对于无定时信息的非归零

二进制序列，则先要进行微分和整流等变换，使之含有定时信息后，才能用窄带滤波器实施滤波。锁相法是指利用锁相环来提取位同步信号的方法，本实验平台选用锁相法进行位同步提取的。 锁相法的基本原理是，在接收端采用鉴相器比较接收码元和本地产生的位同步信号的相位，如两者相位不一致，则鉴相器输出误差信号去控制本地位同步信号的相位，直至本地的位同步信号的相位与接收信号的相位一致为止。 数字锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号不是模拟信号，因而受控的输出相位的改变是离散的而不是连续的；常用的数字锁相环的原理方框图如图11-1所示。 框图说明： 1．设要提取的同步时钟频率为f，则要求晶体振荡器的振荡频率为mf赫兹，其中m为分频器的分频系数。 2．窄脉冲形成器的作用是将振荡波形变成窄脉冲。图中两个窄脉冲形成电路的输出信号要求刚好相差180°。 3．添门为常闭门，在没有滞后脉冲控制时，此门始终关闭，输出低电平；扣门为常开门，若无超前脉冲控制时，则来自晶体振荡器的脉冲信号顺利通过扣门。晶振信号（频率为mf赫兹）经过或门到达m分频器，输出频率为f赫兹的脉冲信号。该信号再经过脉冲形成电路，输出规则的位同步脉冲信号。 4．比相器的功能是比较接收码元与m分频器输出信号（即本地时钟信号）之间的相位关系，若本地时钟信号超前于接收码元的相位，则比相器输出一个超前脉冲，加到扣门，