杭电计组实验4-寄存器堆设计实验

实验报告

2018 年 5 月12 日成绩：

#100;

R_Addr_A = 5'b00001;

R_Addr_B = 5'b00010;

W_Addr = 0;

Write_Reg = 0;

W_Data = 0;

Clk = 0;

Reset = 1;

end

endmodule

二、仿真波形

三、电路图

顶层电路模块

顶层电路内部结构：

四、引脚配置（约束文件）

寄存器组的设计与实现

寄存器组的设计与实现 第______ _________组 成员___ ____ ____ 实验日期___ _____ _____ 实验报告完成日期___________ 1、实验目的 １、学习掌握Ｑｕａｒｔｕｓ软件的基本操作； ２、理解寄存器组的工作原理和过程； ３、设计出寄存机组并对设计的正确性进行验证； 二、实验内容

１、设计出功能完善的寄存器组，并对设计的正确性进行验证。要求如下： （１）用图形方式设计出寄存器组的电路原理图 （２）测试波形时用时序仿真实现，先将不同的数据连续写入 ４个寄存器后，再分别读出 （３）将设计文档封装成器件符号。 （４）数据的宽度最好是１６位 ２、能移位的暂存器实验，具体要求如下： （１）用图形方式设计出能移位的暂存器电路原理图，分别实 现左移、逻辑右移和算术右移。 （２）测试波形时要用时序仿真实现，测试数据不要全为０也 不要全为１，算术右移的测试数据要求为负数（即符号位为 １） （３）将设计文档封装成器件符号。 （4）数据的宽度最好是１６位 三、能完善的寄存器组设计思想 1、对于寄存器组设计思路 利用具有三态功能的寄存器堆７４６７０芯片进行设计，根据实验要求，需要设计１６位的存储器组，则需要７４６７０芯片４片，在寄存器组工作时，同时对４片７４６７０芯片进行读写操作控制，封装后即可作为包含有４个寄存器的１６位寄存器组在主机系统中调用。 2、对７４６７０器件的学习 ７４６７０（三态输出４×４寄存器堆）提供４个４位的寄存器，在功能上可对４个寄存器去分别进行写操作和读操作。在寄存器进行写操作时，通过ＷＢ、ＷＡ两个寄存器选择端的组合和００、０１、１０、１１、来选择寄存器，公国ＧＷＮ写操作端控制进行三态控制，在ＧＷＮ为低电平时将数据写入端数据Ｄ４Ｄ３Ｄ２Ｄ１写入该寄存器；在寄存

计算机原理与及设计实验报告

计算机原理与设计 实验报告 实验三多周期MIPS CPU的控制部件用有限状态机实现多周期CPU的控制部 件

一．实验目的 1、了解MIPS—CPU控制器的功能和工作原理； 2、掌握用有限状态机技术实现多周期控制器的方法； 3、熟练掌握用Verilog HDL语言设计多周期控制器的方法； 4、熟练掌握对多周期控制器的仿真实验验证和硬件测试两种调试方法； 5、掌握向MIPS-CPU顶层数据通路中增加控制单元的方法，并通过仿真验证和硬件测试两种方法对电路进行故障定位的调试技术。 二．实验内容 （1）MIPS—CPU控制器的有限状态机设计，根据MIPS—CPU 各种类型指令执行要求和有限状态机的设计原理，将多周期控制器的指令执行划分为多个状态，确定每一种指令的有限状态机，最后归纳为完整的多周期控制器有限状态机。通过Verilog HDL语言实现多周期控制器有限状态机。 （2）根据MIPS—CPU控制器的接口要求，在有限状态机的

基础上，用Verilog HDL实现完整的MIPS—CPU控制器的设计，并根据仿真波形，验证设计的正确性，并对出现的故障进行定位，修改程序，重新编译； （3）设计控制器的硬件下载测试方案。将编译通过的电路下载到实验台中。根据硬件调试结果验证设计的正确性，并对出现的故障进行定位，修改程序重新编译；最终完成控制器的硬件电路设计； （4）在MIPS—CPU指令系统的数据通路基础上，增加控制单元电路，并进行编译，仿真波形和调试。根据仿真波形，验证设计的正确性，并对出现的故障进行定位，修改程序，重新编译； （5）对增加了控制单元的顶层数据通路设计硬件下载测试方案。将编译通过的电路下载到实验台中。根据硬件调试结果验证设计的正确性，并对出现的故障进行定位，修改程序，重新编译；最终完成增加了控制单元的顶层数据通路设计。三．实验原理与步骤 1.把指令执行分成多个阶段，每个阶段在一个时钟周期内完成 （1）.时钟周期以最复杂阶段所花时间为准 （2）.尽量分成大致相等的若干阶段 （3）.每个阶段内最多只能完成：1次访存或1次寄存器堆读/写或1次ALU

杭电计组实验报告10

计组实验十 老师：包健 一、源代码测试模块代码： module Top( inputinclk, inputmem_clk, inputrst, outputreg[7:0] LED, input [3:0] SW ); wireclk; MyButtonmb( .clk_100MHz(mem_clk), .BTN(inclk), .BTN_Out(clk) ); wire [31:0] ALU_F; wire [31:0] M_R_Data; wire ZF; wire OF; wire [31:0]PC; My_I_CPUmy_i_cpu( .clk(clk), .mem_clk(mem_clk), .rst(rst), .ALU_F(ALU_F), .M_R_Data(M_R_Data), .ZFF(ZF), .OF(OF), .PC_out(PC) ); always@(*) begin case(SW) 4'd0:LED=ALU_F[7:0]; 4'd1:LED=ALU_F[15:8]; 4'd2:LED=ALU_F[23:16]; 4'd3:LED=ALU_F[31:24]; 4'd4:LED=M_R_Data[7:0];

4'd5:LED=M_R_Data[15:8]; 4'd6:LED=M_R_Data[23:16]; 4'd7:LED=M_R_Data[31:24]; 4'd8:LED={ZF,6'd0,OF}; 4'd12:LED=PC[7:0]; 4'd13:LED=PC[15:8]; 4'd14:LED=PC[23:16]; 4'd15:LED=PC[31:24]; default:LED=8'b0000_0000; endcase end endmodule 顶层模块代码： moduleMy_I_CPU( inputclk, inputmem_clk, inputrst, output [31:0] ALU_F, output [31:0] M_R_Data, output ZFF, output OF, output [31:0]PC_out ); //wire clk_n = ~clk; wire[31:0] codes; wire [31:0]PC_new; reg [31:0]PC; Inst_Fetch1 inst_fetch( .PC(PC), .rst(rst), .clk(clk), .Inst_codes(codes), .PC_new(PC_new) ); wire[5:0] OP; wire[5:0] func;

杭电计组实验4-寄存器堆设计实验

杭州电子科技大学计算机学院 实验报告 实验项目： 课程名称：计算机组成原理与系统结构设计 姓名： 学号： 同组姓名： 学号 : 实 验 位 置 （ 机 号 ） ： 实验日期： 指 导 教 师： 实验 内容 （算 法、 程 序、 步骤 和 方 法） 一、 实验目的 （1 ）学会使用Verilog HDL 进行时序电路的设计方法。 （2）掌握灵活应用Verilog HDL 进行各种描述与建模的技巧和方法。 （3 ）学习寄存器堆的数据传送与读 /写工作原理，掌握寄存器堆得设计方法。 二、 实验仪器 ISE 工具软件 三、 步骤、方法 （1） 启动Xilinx ISE 软件，选择File->New Project,输入工程名shiyan2,默认选择后，点 击Next 按钮，确认工程信息后点击 Finish 按钮，创建一个完整的工程。 （2） 在工程管理区的任意位置右击，选择 New Source 命令。弹出 New Source Wizard 对 话框， 选择Verilog Module,并输入Verilog 文件名，点击Next 按钮进入下一步， 点击Finish 完成创建。 （3） 编辑程序源代码，然后编译，综合；选择 Synthesize--XST 项中的Check Syntax 右击 选择 Run 命令，并查看RTL 视图；如果编译出错，则需要修改程序代码，直至正确。 （4） 在工程管理区将 View 类型设置成 Simulation ，在任意位置右击，选择 New Source 命 令，选择Verilog Test Fixture 选项。点击Next ，点击Finish ，完成。编写激励代码，观察仿 真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。 （5） 由于实验四并未链接实验板，所以后面的链接实验板的步骤此处没有。

杭电计组实验1-全加器设计实验

杭电计组实验1-全加器设计实验 杭州电子科技大学计算机学院实验报告实验项目：实验1-全加器设计实验课程名称：计算机组成原理与系统结构课程设计姓名： 学号： 同组姓名： 学号： 实验位置（机号）： 自己的笔记本实验日期： 指导教师： 实验内容（算法、程序、步骤和方法）一、实验目的（1），学习ISE工具软件的使用及仿真方法（2）学习FPGA程序的下载方法（3）熟悉Nexys3实验板（4）掌握运用VerilogHDL进行结构描述与建模的技巧和方法（5）掌握二进制全加器的原理和设计方法二、实验仪器ISE工具软件三、步骤、方法（1）启动XilinxISE 软件，选择File-NewProject,输入工程名，默认选择后，点击Next按钮，确认工程信息后点击Finish按钮，创建一个完整的工程。 （2）在工程管理区的任意位置右击，选择NewSource命令。弹出NewSourceWizard对话框，选择VerilogModule,并输入Verilog文件名shiyan1，点击Next按钮进入下一步，点击Finish完成创建。 （3）编辑程序源代码，然后编译，综合；选择Synthesize--XST项中的CheckSyntax右击选择Run命令，并查看RTL视图；如果编译出错，则需要修改程序代码，直至正确。 （4）在工程管理区将View类型设置成Simulation，在任意位置右击，选择NewSource命令，选择VerilogTestFixture选项。输入文件名shiyan1_test，点击Next，点击Finish，完成。编写激励代码，观察仿真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。 （5）由于实验一并未链接实验板，所以后面的链接实验板的步骤此处没有。 操作过程及结果一、操作过程实验过程和描述： moduleshiyan1(A,B,C,F,Ci);inputA,B,C;outputF,Ci;wireA,B,C,F,Ci;wi reS1,S2,S3;xorXU1(F,A,B,C),XU2(S1,A,B);andAU1(S2,A,B),AU2(S3,S1,C);or OU1(Ci,S2,S3);endmodule仿真代码 moduleshiyan1_test;//InputsregA;regB;regC;//OutputswireF;wireCi;/ /InstantiatetheUnitUnderTest(UUT)shiyan1uut(.A(A),.B(B),.C(C),.F(F),. Ci(Ci));initialbegin//InitializeInputsA=0;B=0;C=0;//Wait100nsforgloba lresettofinish#100;//AddstimulushereA=0;B=0;C=0;#100A=0;B=0;C=1;#100A =0;B=1;C=0;#100A=0;B=1;C=1;#100A=1;B=0;C=0;#100A=1;B=0;C=1;#100A=1;B= 1;C=0;#100A=1;B=1;C=1;EndRTL图 二、结果 思考题： （（1）根据查看顶层模块RTL的最外层的输入输出接口，和实验指导书式（14.1）所示电路相比，该电路图的输入输出引脚和这个加法器的引脚图式是相符合的。 （（2））尝试使用数据流描述方式现实现

西工大2017年数字集成电路设计实验课实验一

实验四 译码器的设计及延迟估算 1、 设计译码器并估算延迟 设计一个用于16bit 寄存器堆的译码器，每一个寄存器有32bit 的宽度，每个bit 的寄存器单元形成的负载可以等效为3个单位化的晶体管(后面提到负载都为单位化后的负载)。 译码器的结构可参考典型的4-16译码器 译码器和寄存器堆的连接情况(Output 输出为1的一行寄存器被选中) ① 假定4个寄存器地址位的正反8个输入信号，每个信号的输入负载可以等效为10。确定 译码器的级数，并计算相关逻辑努力，以此来确定每一级中晶体管的尺寸（相当于多少个单位化的晶体管）及整个译码电路的延迟(以单位反相器的延迟的本征延迟Tp0为单位)。 解： 96332,10int =?==ext g C C C ,9.696/10F ==? 假定每一级的逻辑努力：G=1，又因为分支努力(每个信号连接8个与非门)： 81*8*1B ==， 路径努力8.7686.91=??==GFB H 所以，使用最优锥形系数就可得到最佳的电路级数39.36.3ln 8.76ln 6.3ln ln ===H N ,故N 取3级。 因为逻辑努力：2121G =??=，路径努力：6.15386.92=??==GFB H 则使得路径延时最小的门努力 36.5)6.153(3/1===N H h 。 所以： . 36.5136.5,68.2236.5, 36.5136.5132211=========g h f g h f g h f

故第一级晶体管尺寸为7.68 1036.5=?； 第二级尺寸为956.1768.27.6=?； 第三级尺寸为96244.9636.5956.17≈=?。 故延迟为：0008.22)36.5136.5436.51(p p p t t t =+++++= ② 如果在四个寄存器地址输入的时候，只有正信号，反信号必须从正信号来获得。每个正信号的输入的等效负载为20,使用与①中同样的译码结构，在这种条件下确定晶体管的大小并评估延迟(以单位反相器的延迟的本征延迟Tp0为单位)。 解：因为输入时通过两级反相器，使这两个反相器分摊原来单个反相器的等效扇出，将两级反相器等效为一级，故其逻辑努力32.236.5h ==, 故36.5,68.2,32.2,32.24321====f f f f 所以： 第一级尺寸为：()9.2832.210=?； 第二级尺寸为：728.632.29.2=?； 第三级尺寸为：03.1868.2728.6=?； 第四级尺寸为：65.9636.503.18=? 正信号通路的延迟为：()0036.2236.5136.5436.5132.2132.2p p p t t t =++++++++= 反信号通路情况与上问相同，延迟为0008.22)36.5136.5436.51(p p p t t t =+++++= 2、 根据单位反相器(NMOS:W=0.5u L=0.5u PMOS:W=1.8u L=0.5u)，设计出实 际电路，并仿真1题中第一问的路径延迟。 设计出实际电路如下：

计算机组成原理课程设计报告

序号: 学号: C H A N G Z H O U U N I V E R S I T Y 计算机组成原理 课程设计报告 题 目： 8位机微程序控制器模型计算机的设计与实现 学 生 姓 名： 学 号: 学 院（系）： 专 业 班 级： 校内指导教师： 专业技术职务： 实 习 时 间： 年 月 日 年 月 日

计算机组成原理课程设计任务书

计算机科学与技术系指导教师

目录 1、课程设计的目的 (1) 2、课程设计的环境 (1) 3、课程设计的内容 (1) 3.1课程设计的原理 (1) 3.2课程设计机器指令 (3) 3.3微指令格式 (4) 3.4数据通路图 (6) 4、设计方案 (7) 4.1设计指令 (9) 4.2微程序流程图 (10) 4.3微指令二进制微代码表 (10) 5、验证与结果分析 (13) 5.1课设过程中所遇问题 (23) 5.2对应问题的解决 (23) 6、课程设计总结 (24) 6.1任务分工 (24) 6.2心得体会 (24) 参考文献 (26)

1、课程设计的目的 深入了解计算机各种指令的执行过程，以及控制器的组成，指令系统微程序设计的具体知识，进一步理解和掌握动态微程序设计的概念；完成微程序控制的特定功能计算机的指令系统设计和调试。 总体概括而言，分为两点：1、在掌握部件单元电路实验的基础上，进一步将其组成系统，构造一台基本模型计算机。2、为其定义两条以上的机器指令，并编写相应的微程序，上机调试，掌握整机概念。 2、课程设计的环境 硬件环境：TEC-9实验系统一台，排线若干，连接有关联的开关，使信号同步。 软件环境：HQFC-B1计算机组成原理软件，进行微程序的写入。 3、课程设计的内容 1、通过知识的综合运用，设计一台新的微程序控制器模型计算机。 2、选择合适的寻址方式，进行数据的提取。 3、确定你需要做的两条指令，并画出对应指令的流程图。 4、根据流程图，设计控制器代码。 5、根据控制器代码，在TEC-9实验系统上进行连线、调试，修改控制器代码。 6、最后，得出正确的控制器代码并完成实验报告、答辩，课程设计完成3.1课程设计的原理 TEC-9实验系统的组成：控制台、数据通路、控制器、时序电路、数字逻辑实验区、电源模块 时序发生器 时序发生器产生计算机模型所需的时序和数字逻辑实验所需的时钟。时序电路由一个500KHz晶振、2片GAL22V10组成。根据本机的设计，执行一条微程序指令需要4个节拍脉冲T1、T2、T3、T4，执行一条机器指令需要三个节拍电位W1、W2、W3，因此本机的基本时序如下：

设计示例2寄存器堆设计

设计示例2：寄存器堆设计 1、 功能概述： MIPS 指令格式中的寄存器号是5bits ，指令可以访问25=32个32位的寄存器。这样的一堆寄存器“堆在一起”构成一个寄存器堆（Register File ）。模块框图如图1所示： Regfile 图1 模块框图 2、 结构框图： 3、 接口说明： 表1： 寄存器堆模块接口信号说明表 clk we wdata Valid Valid waddr rst_n 图2 寄存器堆写时序框图

4、设计电路源代码 //功能描述风格寄存器堆的设计 module regfile( input clk, input rst_n, //写端口 input we, //写使能 input[4:0] waddr, //写寄存器下标 input[31:0] wdata, //待写入寄存器堆的数据 //读端口1 input[4:0]raddr1, //读端口1寄存器下标 output[31:0] rdata1,//从端口1读出的寄存器堆的数据 //读端口2 input[4:0]raddr2, //读端口2寄存器下标 output[31:0] rdata2 //从端口2读出的寄存器堆的数据); reg[31:0] regs[0:31]; //32个32位寄存器堆 //Write operation always @ (posedge clk or negedge rst_n) begin if(!rst_n) begin:reset_all_registers //将32个寄存器复位为0. integer i; for(i=0;i<32;i=i+1) regs[i] = 32'd0; end else begin //写寄存器堆有效时，更新寄存器堆中某个寄存器的数据 if((we == 1'b1) && (waddr != 5'h0)) begin regs[waddr] <= wdata; end end end //Read port1 operation assign rdata1 = (raddr1 == 5'd0) ? 32'd0 : regs[raddr1]; //Read port2 operation assign rdata2 = (raddr2 == 5'd0) ? 32'd0 : regs[raddr2];

单周期CPU设计参考

单周期CPU及其Verilog HDL设计 一、指令的设计 MIPS32的指令的三种格式的参考： R类型： I类型： J类型: R类型指令的op为0，具体操作由func指定。rs和rt是源寄存器号，rd是目的寄存器号。只有移位指令使用sa来指定移位位数。I类型指令的低16位是立即数，计算时要把它扩展到32位。依指令的不同，有零扩展和符号扩展两种。J类型指令右边26位是字地址，用于产生跳转的目标地址。具体的指令格式和内容请参考MIPS32。 设计报告中需自行设计所有指令的二进制格式和对应的汇编指令格式。 二、单周期CPU的设计 我们把时钟的电平从低到高变化的瞬间称为时钟上升沿，两个相邻时钟上升沿之间的时间间隔称为一个时钟周期。单周期CPU指的是一条指令的执行在一个这样的时钟周期内完成，然后开始下一条指令的执行，即一条指令用一个周期。 2.1执行一条指令所需的硬件电路 我们的目的地是要设计CPU的硬件电路，使其能够从存储器中读出一条条指令并执行指令所描述的操作。从存储器中读取指令的动作一般与指令本身的意义无关，可以以同样的方法把指令从存储器中取出。而执行指令则与指令本身的意义密切相关，因此最重要是首先搞清楚CPU要执行的每条指令的意义。下面以两种类型的电路来举例。 2.1.1与取指令有关的电路

指令存储在存储器中。CPU取指令时把程序计数器（PC）中的内容作为存储器的地址，根据它来访问存储器，从PC值指定的存储单元中取来一条32位指令。如果取来的指令执行时没有引起转移，PC的值要加4；如果转移，要把转移的目标地址写入PC，以便在下一个时钟周期取出下一条指令。 图2.1 取指令时用到的硬件电路和指令寄存器 如图2.1所示，PC是一个简单的32位寄存器，由32个D触发器构成。指令存储器（Inst Mem）的输入端a是地址、输出端do是数据输出，即指令。图中的加法器专供PC+4使用，它的输出接到多路器的一个输入端。如果取来的指令没有引起转移或跳转，则选择PC+4，在时钟上升沿处将其打入PC；若引起转移或跳转，则用多路器选择下一条指令该打入的PC值。 2.1.2寄存器计算类型指令执行时所需电路 寄存器类型的指令有add等。如图2.2所示是执行它们所需的部分硬件电路。大多数MIPS指令属于三操作数指令。指令格式中的rs和rt是两个5位的寄存器号，由它们从寄存器堆（Regfile）中读出两个32位的数据。由于寄存器号有5位，所以能从32个寄存器中选出一个。32个寄存器合在一起称为寄存器堆（Register File）。从寄存器堆读出的两个32位数据分别被送到ALU的a和b的输入端。 图2.2 执行寄存器计算类型指令所需电路 具体的计算由ALU完成。ALU的计算控制码aluc由控制部件（Control Unit）产生。这里的控制部件是简单的组合电路，输入信号是指令的操作码op和功能码func，输出信号3个，它们分别是ALU的操作码aluc、计算结果是否写入寄存器堆的控制信号wreg和下一条指令的地址选择信号pcsource。ALU的计算结

寄存器组的设计与实现

实验三寄存器组的设计与实现 一、实验目的 1. 学习掌握Quartus II 的图形编辑、编译、仿真的设计流程； 2. 学习74670三态输出寄存器堆的使用； 3. 理解寄存器组的工作原理和过程，设计出4个16位寄存器组并对设计的正确性进行验证 二、实验任务及要求 1. 设计出功能完善的寄存器组，并对设计的正确性进行验证。具体要求如下： (1) 用图形方式设计出寄存器组的电路原理图。 (2) 测试波形要用时序仿真实现，先将不同的数据连续写入4个寄存器后，再分别读出。 (3) 将设计文件封装成器件符号。 (4) 数据的宽度最好为16位。 三、实验装置 安装有Quartus II软件的PC机1台 四、设计思想 运用具有三态功能的芯片74670进行设计，74670为4*4（4个4位寄存器）的寄存器堆，使用四片74670并联，同时对4 片74670 芯片进行读写操作控制，从而实现4个16位数据的存储与输出。 五、逻辑电路图

74670芯片图：三态输出的4*4寄存器堆 六、实验结果： 见原理图，波形图以及元件封装图。 1.原理图分析：见设计思想

2.波形图分析： 当RE为1,WE不为1时，实现输入功能，WB，WA控制数据输入到哪个寄存器组当RE为1，WE为1时，出现高阻状态，此时既不输入也不输出 当WE为1，RE不为1时，实现输出功能，RB,RA控制哪个寄存器组的数据输出 3.封装元件的功能说明： d[15..0]16位输入数据 q[15..0]16位输出数据 gwn:写入数据使能控制端，低有效 wa,wb：选择控制端，四种组合控制16位数输入到相应四种寄存器组 grn：读出数据使能控制端，低有效 ra,rb:选择控制端，四种组合控制从四种寄存器组读出相应16位数

寄存器堆的设计

寄存器堆设计 1、功能概述： MIPS指令格式中的寄存器号是5bits，指令可以访问25=32个32位的寄存器。这样的一堆寄存器“堆在一起”构成一个寄存器堆（Register File）。 2、接口说明： 寄存器堆模块接口信号说明表 脉冲reg， 复位端reg， 写使能端reg, 写地址reg， 写数据reg， 读地址一reg， 读地址二reg， 读数据一reg， 读数据二reg； 设计思路： 1、复位处理是利用标志位flag实现的，当复位时，flag=0；利用i来计数，当i<31 时，flag都等于0；直到i=32，复位完成，flag=1，这时，才可以进行写操作。 2、当复位时，需要32个脉冲才能将寄存器全部复位。复位未完成，flag一直等于 0。若复位未完成时，进行写操作，这时，并不能写进去，便出错了。所以，进行32分频，当寄存器可以写入时，复位已完成。 3、设计电路源代码 //----32个32位寄存器堆 module regfile( input reg, //脉冲 input reg, //复位端 input reg, //写使能端 input [4:0] reg读地址一 input [4:0] reg读地址二 input [4:0] reg, //写地址 input [31:0] reg, //写数据 output [31:0] reg读数据一 output [31:0] reg读数据二

); //---------------------------------- reg [31:0]regfiles[0:31]; //实现寄存功能 reg [4:0] i; //实现flag的变换reg flag; //实现复位的标志reg reg; //实现写数据的脉冲 reg [4:0]count; //---32分频处理 always@(posedge reg or posedge reg) begin if(reg) begin count<=5'd0; reg<=1'b0; end else if(count<5'd16) begin count<=count+1'b1; end else begin count<=5'd0; reg<=~reg; end end //---复位处理 always@(posedge reg or posedge reg) begin if(reg) begin i<=5'd0;

[笔记]杭电计组实验3-多功能ALU设计实验

[笔记]杭电计组实验3-多功能ALU设计实验杭州电子科技大学计算机学院 实验报告 实验项目: 课程名称:计算机组成原理与系统结构课程设计 姓名: 学号: 同组姓名: 学号: 实验位置(机号): 实验日期: 指导教师: 一、实验目的 (1)学习多功能ALU的工作原理，掌握运算器的设计方法。 (2)掌握运用Verilog HDL进行数据流描述与建模的技巧和方法，掌握运算器的设计方 法。 二、实验仪器 实验 ISE工具软件 内容三、步骤、方法 (算(1)启动Xilinx ISE软件，选择File->New Project,输入工程名 shiyan2，默认选择后，点法、击Next按钮，确认工程信息后点击Finish按钮，创建一个完整的工程。程(2)在工程管理区的任意位置右击，选择New Source命令。弹出New Source Wizard对序、话框，选择Verilog Module,并输入Verilog 文件名shiyan3，点击Next按钮进入下一步，点步骤击Finish完成创建。

和方(3)编辑程序源代码，然后编译，综合;选择Synthesize--XST项中的Check Syntax右击法) 选择Run命令，并查看RTL视图;如果编译出错，则需要修改程序代码，直至正确。 (4)在工程管理区将View类型设置成Simulation，在任意位置右击，选择New Source命 令，选择Verilog Test Fixture选项,输入实验名shiyan3_test。点击Next，点击Finish，完成。 编写激励代码，观察仿真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至 正确。 (5)由于实验三并未链接实验板，所以后面的链接实验板的步骤此处没有。 一，操作过程 实验过程和描述: module shiyan3(ALU_OP,AB_SW,OF,ZF,F); reg [31:0]A,B; input [2:0]ALU_OP; input [2:0]AB_SW; 操作 wire OF; 过程 reg ZF; 及结reg [31:0]F; 果output OF; output ZF; output F; reg C32; always@(*) begin case(AB_SW)

微程序设计实验报告

《计算机组成原理》 实验报告 学院：计算机学院 专业： 班级学号： 学生姓名： 实验日期：2010.12.14 指导老师：\ 成绩评定： 五邑大学信息学院计算机组成原理实验室

实验五微程序设计实验 一、实验目的： 深入掌握微程序控制器的工作原理，学会设计简单的微程序。 二、预习要求： 1．复习微程序控制器工作原理； 2．复习计算机微程序的有关知识。 三、实验设备： EL-JY-II型计算机组成原理实验系统一台，连接线若干。 四、微程序的设计： 1．微指令格式 设计微指令编码格式的主要原则是使微指令字短、能表示可并行操作的微命令多、微程序编写方便。 微指令的最基本成份是控制场，其次是下地址场。控制场反映了可以同时执行的微操作，下地址场指明下一条要执行的微指令在控存的地址。微指令的编码格式通常指控制场的编码格式，以下几种编码格式较普遍。 1）最短编码格式 这是最简单的垂直编码格式，其特点是每条微指令只定义一个微操作命令。采用此格式的微指令字短、容易编写、规整直观，但微程序长度长，访问控存取微指令次数增多从而使指令执行速度慢。 2）全水平编码格式 这种格式又称直接编码法，其特点是控制场每一位直接表示一种微操作命令。若控制场长n位，则至多可表示n个不同的微操作命令。 采用此格式的微指令字长，但可实现多个允许的微操作并行执行，微程序长度短，指令执行速度快。 3）分段编码格式是将控制场分成几段。若某段长i位，则经译码，该段可表示2i个互斥的即不能同时有效的微操作命令。 采用这种格式的微指令长度较短，而可表示的微操作命令较多，但需译码器。 2．微程序顺序控制方式的设计 微程序顺序控制方式指在一条指令对应的微程序执行过程中，下一条微指令地址的确定方法，又叫后继地址生成方式。下面是常见的两种。 1）计数增量方式 这种方式的特点是微程序控制部件中的微地址中的微地址产生线路主要是微地址计数器MPC。

杭电计组实验5-存储器设计实验

杭电计组实验5-存储器设计实验

实验报告 2018 年 5 月 5 日成绩： 姓名阳光男学号16041321 班级16052317 专业计算机科学与技术课程名称《计算机组成原理与系统结构试验》 任课老 师张翔老师 指导老 师 张翔老师机位号默认 实验序 号5 实验名 称 《实验五存储器设计实验》 实验时 间2018/5/12 实验地 点 1教211 实验设 备号 个人电脑、 Nexys3开发板 一、实验程序源代码

存储器顶层电路代码： module top_RAM_B(Mem_Addr,C,Mem_Write,Clk,LED); input [7:2]Mem_Addr;//开关的3、4、5、6、7、8位 input Mem_Write,Clk;//clk为按键C9，读写使能信号为按键C4，0为读，1为写input [1:0]C;//选择写入数据+读操作时选择显示字节,为开关1、2位 output reg [7:0]LED; wire [31:0]M_R_Data;//存在存储器里的32位读出数据 reg [31:0]M_W_Data;//寄存在暂存器的32位写入数据 RAM_B test_ram ( .clka(Clk), //输入时钟信号 .wea(Mem_Write), //输入读写信号 .addra(Mem_Addr[7:2]), //输入5位地址信号 .dina(M_W_Data), //写入32位数据 .douta(M_R_Data) //读出32位数据 ); always@(*) begin LED=0;//初始化 M_W_Data=0;//初始化 if(!Mem_Write)//读操作 .clka(clka), .wea(wea), .addra(addra), .dina(dina), .douta(douta) ); initial begin // Initialize Inputs clka = 0; wea = 0; addra = 0; dina = 0;

(整理)实验六移位寄存器的设计.

实验六移位寄存器的设计 一、实验目的 1、掌握中规模4位双向移位寄存器逻辑功能及使用方法。 2、熟悉移位寄存器的应用—实现数据的串行、并行转换和构成环形计数器。 二、实验预习要求 1、复习有关寄存器及串行、并行转换器有关内容。 2、查阅CC40194、CC4011及CC4068 逻辑线路。熟悉其逻辑功能及引脚排列。 3、在对CC40194进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清零？ 4、使寄存器清零，除采用R C输入低电平外，可否采用右移或左移的方法？可否使用并行送数法？若可行，如何进行操作？ 5、若进行循环左移，图6－4接线应如何改接？ 6、画出用两片CC40194构成的七位左移串 /并行转换器线路。 7、画出用两片CC40194构成的七位左移并 /串行转换器线路。 三、实验设备及器件 1、＋5V直流电源 2、单次脉冲源 3、逻辑电平开关 4、逻辑电平显示器 5、CC40194×2（74LS194）CC4011(74LS00) CC4068(74LS30) 四、设计方法与参考资料 1、移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。 本实验选用的4位双向通用移位寄存器，型号为CC40194或74LS194，两者功能相同，可互换使用，其逻辑符号及引脚排列如图6－1所示。 其中D0、D1、D2、D3为并行输入端；Q0、Q1、Q2、Q3为并行输出端；S R为右移串行输 C为直接无条件清零端； 入端，S L为左移串行输入端；S1、S0为操作模式控制端；R 精品文档

微程序设计实验心得

竭诚为您提供优质文档/双击可除微程序设计实验心得 篇一：微程序设计实验报告 《计算机组成原理》 实验报告 学院：专业： 班级学号： 学生姓名： 实验日期：指导老师：成绩评定： 五邑大学信息学院计算机组成原理实验室 实验五微程序设计实验 一、实验目的： 深入掌握微程序控制器的工作原理，学会设计简单的微程序。 二、预习要求： 1．复习微程序控制器工作原理； 2．复习计算机微程序的有关知识。 三、实验设备：

eL-JY-II型计算机组成原理实验系统一台，连接线若干。 四、微程序的设计： 1．微指令格式 设计微指令编码格式的主要原则是使微指令字短、能表示可并行操作的微命令多、微程序编写方便。 微指令的最基本成份是控制场，其次是下地址场。控制场反映了可以同时执行的微操作，下地址场指明下一条要执行的微指令在控存的地址。微指令的编码格式通常指控制场的编码格式，以下几种编码格式较普遍。 1）最短编码格式 这是最简单的垂直编码格式，其特点是每条微指令只定义一个微操作命令。采用此格式的微指令字短、容易编写、规整直观，但微程序长度长，访问控存取微指令次数增多从而使指令执行速度慢。 2）全水平编码格式 这种格式又称直接编码法，其特点是控制场每一位直接表示一种微操作命令。若控制场长n位，则至多可表示n个不同的微操作命令。 采用此格式的微指令字长，但可实现多个允许的微操作并行执行，微程序长度短，指令执行速度快。 3）分段编码格式是将控制场分成几段。若某段长i位，则经译码，该段可表示2i个互斥的即不能同时有效的微操

作命令。 采用这种格式的微指令长度较短，而可表示的微操作命令较多，但需译码器。 2．微程序顺序控制方式的设计 微程序顺序控制方式指在一条指令对应的微程序执行过程中，下一条微指令地址的确定方法，又叫后继地址生成方式。下面是常见的两种。 1）计数增量方式 这种方式的特点是微程序控制部件中的微地址中的微地址产生线路主要是微地址计数器mpc。 mpc的初值由微程序首址形成线路根据指令操作码编码形成。在微程序执行过程中该计数器增量计数，产生下一条微指令地址。这使得微指令格式中可以不设置“下地址场”。缩短了微指令长度，也使微程序控制部件结构较简单。但微程序必须存放在控存若干连续单元中。 2）断定方式 微指令中设有“下地址场”，它指出下条微指令的地址，这使一条指令的微程序中的微指令在控存中不一定要连续存放。在微程序执行过程中，微程序控制部件中的微地址形成电路直接接受微指令下地址场信息来产生下条微指令地址，微程序的首址也由此微地址形成电路根据指令操作码产生。

计算机组成原理TEC-4实验手册(含实验步骤)完整6个实验-三个程序设计

TEC—4计算机组成原理实验系统教师实验指导书 清华大学科教仪器厂 2004年11月

目录 前言 2 TEC—4计算机组成原理实验系统 3 基本实验 运算器组成实验 13双端口存储器原理实验 18数据通路组成实验 22微程序控制器组成实验 28 CPU组成和机器指令执行实验 40中断原理实验 45 课程设计 硬布线控制器的设计与调试 50流水微程序控制器的设计与调试 61流水硬布线控制器的设计与调试 70 附录 78

前言 计算机组成原理是大学计算机专业的一门专业基础课程。清华同方股份有限公司和北京邮电大学白中英教授合作，开发出TEC—4计算机组成原理实验系统。在这个实验设备上，既能够做计算机组成原理课程的实验，又能够进行计算机系统结构课程的流水实验。该实验设备计算机模型简单、实用，运算器数据通路、控制器、控制台各部分划分清晰，为学生提供了很多的动手条件，有利于提高学生学习的主动性和创造性。 为了更好地使用TEC—4计算机组成原理实验系统，我们编写了这本《教师用实验指导书》。它是TEC—4计算机组成原理实验系统的配套资料。本书提供了9个实验，其中6个基本实验，3个课程设计。对每个实验提供了接线图、实验步骤及实验结果；对3个课程设计提供了参考方案。当然，每个实验的接线方法或者源程序绝不是唯一的，实验结果也会有所不同。本书提供的接线图和源程序只是许多接线方法、源程序中的一种，只能作为参考。这些接线图、源程序和实验结果都经过实际实验验证。本书的目的是希望减少教师设计、准备、调试实验的劳动，让教师把主要精力集中在提高教学质量上。各位老师在使用中如果发现错误和不妥之处，欢迎提出宝贵意见，以便将来改进。 除了本书外，TEC—4计算机组成原理实验系统还有另一本配套资料《计

扩展8255课程设计

一、课设目的及内容: 目的： （1）在构成一台完整的模型机的基础上，控制真实的外围接口芯片，进行基本的8255并行口实验。 （2）熟悉用微过程控制模型机的数据通路，使学生掌握系统各功能模块的基本工作原理。 （3）培养学生单片机应用系统的设计能力； （4）使学生较熟练地应用电子线路CAD工具完成单片机系统的硬件设计任务；（5）学习设计与调试计算机的基本步骤及方法。 （6）将预习时编写的五条机器指令的微程序上机调试，通过执行机器指令，掌握各部联机运行情况，进一步建立整机概念。 内容： （1）分析所设计系统中各功能模块的工作原理； 1．设计两条端口读写指令，以二进制数码开关作为8255的输入口，LED 显示灯作为8255的输出口。 2．根据数据通路实现实验连线 3．熟悉系统数据通路，包括原理框图与实验箱布置。 4．编写一段程序，验证指令执行的正确性。 （2）选用合适的器件（芯片）； （3）提出系统的设计方案（要有系统电气原理图）； 1．根据系统流程图，编写程序与微程序并调试通过 2．记录运行情况 （4）对所设计电路进行调试。 1．将指令做适当的修改操作并调试通过 2．验收，完成相应的实验报告

二、程序设计基本原理: （1）实验模型机CPU结构 [1] 运算器单元（ALU UINT） 运算器单元由以下部分构成：两片74LS181构成了并－串型8位ALU； 两个8位寄存器DR1和DR2为暂存工作寄存器，保存参数或中间运 算结果。ALU的S0～S3为运算控制端，Cn为最低进位输入，M为状 态控制端。ALU的输出通过三态门74LS245连到数据总线上，由 ALU-B控制该三态门。 [2] 寄存器堆单元（REG UNIT） 该部分由3片8位寄存器R0、R1、R2组成，它们用来保存操作数 用中间运算结构等。三个寄存器的输入输出均以连入数据总线，由 LDRi和RS-B根据机器指令进行选通。 [3] 指令寄存器单元（INS UNIT） 指令寄存器单元中指令寄存器（IR）构成模型机时用它作为指令译码 电路的输入，实现程序的跳转，由LDIR控制其选通。 [4] 时序电路单元（STATE UNIT） 用于输出连续或单个方波信号，来控制机器的运行。 [5] 微控器电路单元（MICRO－CONTROLLER UNIT） 微控器主要用来完成接受机器指令译码器送来的代码，使控制转向相 应机器指令对应的首条微代码程序，对该条机器指令的功能进行解释 或执行的工作。由输入的W/R信号控制微代码的输出锁存。由程序计 数器（PC）和地址寄存器（AR）实现程序的取指功能。 [6] 逻辑译码单元（LOG UNIT） 用来根据机器指令及相应微代码进行译码使微程序转入相应的微地 址入口，从而实现微程序的顺序、分支、循环运行，及工作寄存器R0、 R1、R2的选通译码。 [7] 主存储器单元（MAIN MEM） 用于存储实验中的机器指令。 [8] 输入输出单元（INPUT/OUTPUT DEVICE） 输入单元使用八个拨动开关作为输入设备，SW-B控制选通信号。输 出单元将输入数据置入锁存器后由两个数码管显示其值。