锁相倍频器实验

实验七锁相倍频器实验

一、实验目的

1、了解锁相倍频器的工作原理。

2、掌握锁相倍频器有使用方法。

3、了解倍频器的工作原理。

二、实验原理和说明

所谓倍频就是对某一信号频率提升到所需的频率。如f1的输入频率为1MHz，根据实验需要一个2MHz的频率，则可用倍频器来实现。

目前，锁相环路得到广泛应用，有相乘倍频器、非线性谐振放大式倍频器、锁相倍频器、为了对锁相环有所了解，本系统用锁相环来实现倍频。模拟锁相环工作频率可达到50MHz。

1、倍频器原理

用高频信号加至倍频器输入端f i，调节输入信号频率使之与本振自由振荡频率相同，对压控振荡器的输出信号进行分频（2分频）分频后的信号输入至相位比较器的另一个输入端，分频后的高频信号相位与f i输入端的相位不同，二个输入信号的相位差变化带来了相位比较器输出的变化，加至压控振荡器的输入端，使压控振荡器的振荡频率随之改变。

图7—1 锁相倍频器方框图

三、测试方法

这里介绍如何测量自有震荡频率和倍频频率的测量。

1、自由振荡频率的测量

f i端不加信号，用万用表测量14端的直流电压应为1/2VDD=2.5V，然后用示波器观察9脚的波形应为一个方波。由示波器测量其周期可换算出自由振荡频率f0。

2、倍频器的测量

用双踪示波器观察二个信号的相位。一路接高频输入信号f i端，一路接相位比较器的一个输入端（该输入端信号经二分频后输出），观察二个信号的相位差。

用频率及测量f i端高频输入信号频率，测量fv的倍频输出的频率。测量3端的倍频输出分频后的频率。以验证倍频器是否正确。

四、实验内容

调节实验箱5~12V组至5V。接至实验板。

1、Ui端不加信号，用万用表测量9端的直流电压应为1/2VDD=2.5V，然后用示波器观察9脚的波形应为一个方波。由示波器测量其周期可换算出自由振荡频率f0.

2、相位差的测量

用双踪示波器一路接高频输入f i端，一路接相位比较器的另一个输入端A，（将高频输出信号二分频后的输出信号）比较二信号的相位。

3、倍频的测试

用频率测量f i端的频率，在测量fv端的频率，比较二个信号是否为倍频关系。

五、实验板图

实验板图参照实验箱

六、预习要求与思考题

1、复习倍频器及锁相环的工作原理。

2、认真阅读本实验指导书。

3、思考以下问题

（1）采用锁相环倍频时，哪些因素影响倍频的精度。

（2）10倍频、100倍频时怎样连接。

七、实验设备

1、ECS—3型高频实验箱

2、双踪示波器。

3、万用表。

数字锁相环实验

实验二 数字锁相环实验 一、实验原理和电路说明 在电信网中，同步是一个十分重要的概念。同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。 同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。 B C A H G F E D 本地时钟14336KHz 外部测试64KHz 倍频 ÷63 ÷64 ÷65 ÷28 ÷4 延时10ns 采样1 采样2 UM01：FPGA TPMZ03 TPMZ05 图2.2.1 数字锁相环的结构 TPMZ04 TPMZ02 ÷8 TPMZ01 数字锁相环的结构如图2.2.1所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。数字锁相环均在FPGA 内部实现，其工作过程如图2.2.2所示。

A ：14336KHz B ：448KHz C ：64KHz E ：16KHz F ：16KHz 000111011/631/641/651/64 D ：16KHz (G, H) 可变分频器分频数 T1时刻 T2时刻 T3时刻 T4时刻 图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征 在图2.2.1，采样器1、2构成一个数字鉴相器，时钟信号E 、F 对D 信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。 在图2.2.2中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该，图2.2.2中D 点的时钟与输入参考时钟C 没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D 点信号前沿提前。在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。由于振荡器为惯性方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D 点信号前沿滞后。这样，可变分频器不断在三种模式之间进行切换，其最终目的使D 点时钟信号的时钟沿在E 、F 时钟上升沿之间，从而使D 点信号与外部参考信号达到同步。 在该模块中，各测试点定义如下： 1、 TPMZ01：本地经数字锁相环之后输出时钟（56KHz ） 2、 TPMZ02：本地经数字锁相环之后输出时钟（16KHz ） 3、 TPMZ03：外部输入时钟÷4分频后信号（16KHz ） 4、 TPMZ04：外部输入时钟÷4分频后延时信号（16KHz ） 5、 TPMZ05：数字锁相环调整信号 注：以上测试点通过JM05测试头引出，测量时请在测试引出板上进行。JM05的排列如下图所示：

通信原理数字锁相环实验

通信原理实验报告三数字锁相环实验

实验3数字锁相环实验 一、实验原理和电路说明 在电信网中，同步是一个十分重要的概念。同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。 同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。 图2.2.1 数字锁相环的结构 数字锁相环的结构如图所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。数字锁相环均在FPGA内部实现，其工作过程如图所示。

T1时刻T2时刻T3时刻T4时刻 图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征 在图，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。 在图中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该，图中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D 点信号与外部参考信号达到同步。 在该模块中，各测试点定义如下： 1、TPMZ01：本地经数字锁相环之后输出时钟（56KHz） 2、TPMZ02：本地经数字锁相环之后输出时钟（16KHz） 3、TPMZ03：外部输入时钟÷4分频后信号（16KHz） 4、TPMZ04：外部输入时钟÷4分频后延时信号（16KHz） 5、TPMZ05：数字锁相环调整信号

滤波法及数字锁相环法位同步提取实验 模拟锁相环实验 载波同步帧同步实验

实验十九滤波法及数字锁相环法位同步提取实验 实验项目三数字锁相环法位同步观测 （1）观测“数字锁相环输入”和“输入跳变指示”，观测当“数字锁相环输入”没有跳变和有跳变时“输入跳变指示”的波形。 从图中可以观察出，若前一位数据有跳变，则判断有效，“输入跳变指示”输出表示1；否则，输出0表示判断无效。 （2）观测“数字锁相环输入”和“鉴相输出”。观测相位超前滞后的情况 数字锁相环的超前—滞后鉴相器需要排除位流数据输入连续几位码值保持不变的不利影响。在有效的相位比较结果中仅给出相位超前或相位滞后两种相位误差极性，而相位误差的绝对大小固定不变。经观察比较，“鉴相输出”比“数字锁相环输入”超前两个码元。

（3）观测“插入指示”和“扣除指示”。 （4）以信号源模块“CLK ”为触发，观测13号模块的“BS2”。 思考题：分析波形有何特点，为什么会出现这种情况。 因为可变分频器的输出信号频率与实验所需频率接近，将其和从信号中提取的相位参考信号同时送入相位比较器，比较的结果若是载波频率高了，就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入 一个脉冲，相当于本地振荡频率上升，从而了达到同步的目的。 思考题：BS2恢复的时钟是否有抖动的情况，为什么？试分析BS2抖动的区间有多大？如何减小这个抖动的区间？ 有抖动的存在，是因为可变分频器的存在使得下一个时钟沿的到来时间不确定，从而引入了相位抖动。而这种引入的误差是无法消除的。减小相位抖动的方法就是将分频器的分频数提高。

实验二十 模拟锁相环实验 实验项目一 VCO 自由振荡观测 （1）示波器CH1接TH8，CH2接TH4输出，对比观测输入及输出波形。 实验项目二 同步带测量 （1） 示波器CH1接13号模块TH8模拟锁相环输入，CH2接TH4输出BS1，观察TH4 输出处于锁定状态。将正弦波频率调小直到输出波形失锁，此时的频率大小f1为 400Hz ；将频率调大，直到TH4输出处于失锁状态，记下此时频率f2为 9.25kHz 。 对比波形可以发现TH8与TH4信号输入与输出错位半个周期 如右图所示，方波抖动，说明处于失锁状态。 记下两次波形失锁的频率，可计 算 出 同 步 带 f=9.25KHz-400Hz=8.85KHz 。

锁相环pll工作原理及verilog代码

锁相环的组成和工作原理 #1 1．锁相环的基本组成 ． 许多电子设备要正常工作， 通常需要外部的输入信号与内部的振荡信 许多电子设备要正常工作， 号同步，利用锁相环路就可以实现这个目的。 号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路， 锁相环路是一种反馈控制电路，简称锁相环 ）。锁相环的特点是 （PLL）。锁相环的特点是：利用外部输入的 ）。锁相环的特点是： 参考信号控制环路内部振荡信号的频率和相 位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪， 所以锁 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪， 相环通常用于闭环跟踪电路。锁相环在工作的过程中， 相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出 于闭环跟踪电路 信号的频率与输入信号的频率相等时， 信号的频率与输入信号的频率相等时，输出电压与输入电压保 持固定的相位差值，即输出电压与输入电压的相位被锁住，这 持固定的相位差值，即输出电压与输入电压的相位被锁住， 就是锁相环名称的由来。 就是锁相环名称的由来。 （ ） 锁相环通常由鉴相器 PD） 环路滤波器 LF） 、 （ ） 和压控振荡器 VCO） （ ） 三部分组成， 所示。 三部分组成，锁相环组成的原理框图如图 8-4-1 所示。 锁相环中的鉴相器又称为相位比较器， 它的作用是检测输入信号和输 锁相环中的鉴相器又称为相位比较器， 出信号的相位差，并将检测出的相位差信号转换成 uD（t）电压信号 出信号的相位差， ） 输出， 该信号经低通滤波器滤波后形成压控振荡器的控制电压 u（t） 输出， ， C ） 对振荡器输出信号的频率实施控制。 对振荡器输出信号的频率实施控制。 施控制 2．锁相环的工作原理 ． 锁相环中的鉴相器通常由模拟乘法器组成， 利用模拟乘法器组成的鉴 锁相环中的鉴相器通常由模拟乘法器组成， 相器电路如图 8-4-2 所示。 所示。

实验报告一 模拟锁相环模块

模拟锁相环模块 信息工程学院08级电子班安艳芳0839107 一、实验目的 1、熟悉模拟锁相环的基本工作原理 2、掌握模拟字锁相环的基本参数及设计 二、实验仪器 JH5001通信原理综合实验系统（一台）、20MHz双踪示波器（一台）、函数信号发生器（一台） 三、实验原理和电路说明 锁相的重要性：在电信网中，同步是一个十分重要的概念。其最终目的使本地终端时钟源锁定在另一个参考时钟源上。同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一在系统工作中模拟锁相环将接收端的256KHz时钟锁在发端的256KHz的时钟上，来获得系统的同步时钟，如HDB3接收的同步时钟及后续电路同步时钟。 该模块主要由模拟锁相环UP01（MC4046）、数字分频器UP02（74LS161）、D触发器UP04（74LS74）、环路滤波器和由运放UP03（TEL2702）及阻容器件构成的输入带通滤波器（中心频率：256KHz）组成。因来自发端信道的HDB3码为归零码，归零码中含有256KHz时钟分量，经UP03B构成中心频率为256KHz 有源带通滤波器后，滤出256KHz时钟信号，该信号再通过UP03A放大，然后经UP04A和UP04B两个除二分频器（共四分频）变为64KHz信号，进入UP01鉴相输入A脚；VCO输出的512KHz输出信号经UP02进行八分频变为64KHz信号，送入UP01的鉴相输入B脚。经UP01内部鉴相器鉴相之后的误差控制信号经环路滤波器滤波送入UP01的压控振荡器输入端；WP01可以改变模拟锁相环的环路参数。正常时，VCO 锁定在外来的256KHz频率上。 模拟锁相环模块各跳线开关功能如下： 1、跳线开关KP01用于选择UP01的鉴相输出。当KP01设置于1_2时（左端），环路锁定时TPP03、 TPP05输出信号将存在一定相差；当KP01设置于2_3时（右端），选择三态门鉴相输出，环路锁定时TPP03、TPP05输出信号将不存在相差。 2、跳线开关KP021是用于选择输入锁相信号：当KP021置于1_2时，输入信号来自HDB3编码模块 的HDB3码信号；当KP021置于2_3时，选择外部的测试信号（J007输入），此信号用于测量该模拟锁相环模块的性能。

锁相环调频和解调实验,频率合成器实验

实验11 锁相调频与鉴频实验 一、实验目的 1.掌握锁相环的基本概念。 2.了解集成电路CD4046的内部结构和工作原理。 3.掌握由集成锁相环电路组成的频率调制电路/解调电路的工作原理。 二、预习要求 1.复习反馈控制电路的相关知识。 2.锁相环路的工作原理。 三、实验仪器 1.高频信号发生器 2.频率计 3.双踪示波器 4.万用表 5.实验板GPMK8 四、锁相环的构成和基本原理 （1）锁相环的基本组成 图11-1是锁相环的基本组成方框图，它主要由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）组成。

图11-1 锁相环的基本组成 ① 压控振荡器（VCO ） VCO 是本控制系统的控制对象，被控参数通常是其振荡频率，控制信号为加在VCO 上的电压。所谓压控振荡器就是振荡频率受输入电压控制的振荡器。 ② 鉴相器（PD ） PD 是一个相位比较器，用来检测输出信号0V （t ）与输入信号i V （t ）之间的相位差θ (t)，并把θ(t)转化为电压)(t V d 输出，)(t V d 称为误差电压，通常)(t V d 作为一直流分量或一低频交流量。 ③ 环路滤波器（LF ） LF 作为一低通滤波电路，其作用是滤除因PD 的非线性而在)(t V d 中产生的无用组合频率分量及干扰，产生一个只反映θ(t)大小的控制信号)(t V C 。 4046锁相环芯片包含鉴相器（相位比较器）和压控振荡器两部分，而环路滤波器由外接阻容元件构成。 （2）锁相环锁相原理 锁相环是一种以消除频率误差为目的反馈控制电路，它的基本原理是利用相位误差电压去消除频率误差。按照反馈控制原理，如果由于某种原因使VCO 的频率发生变化使得与输入频率不相等，这必将使)(t V O 与)(t V i 的相位差θ(t)发生变化，该相位差经过PD 转换成误差电压)(t V d 。此误差电压经过LF 滤波后得到)(t V c ，由)(t V c 去改变VCO 的振荡频率，使其趋近于输入信号的频率，最后达到相等。环路达到最后的这种状态就称为锁定状态。当然由于控制信号正比于相位差，即)(t V d 正比于θ（t ），因此在锁定状态，θ（t ）不可能为零，换言之，在锁定状态)(t V O 与)(t V i 仍存在相位差。虽然有剩余相位误差存大，但频率误差可以降低到零，因此环路锁定时，压控振荡器输出频率O F 与外加基准频率（输入信号频率）i F 相等，即压控振荡器的频率被锁定在外来参考频率上。 （3）同频带与捕捉带 同步带是指从环路锁定开始，改变输入信号的频率i f （向高或向低两个方向变化），直到环路失锁（ 由锁定到失锁），这段频率范围称为同步带。 捕捉带是指锁相环处于一个固有的自由振荡频率V f ，即处于失锁状态，当从高端慢慢减小外加输入信号频率i f （初始频率设置较高），直到环路锁定，此时外加输入信号频率max i f 就是同步带的最高频率。当从低端慢慢增加外加输入信号频率（初始频率设置较低），直到环路锁定，此时外加输入信号频率min i f 就是捕捉带的最低频率。捕捉带为max i f -min i f 。 五、实验电路说明 调频是用调制信号直接线性地改变载波振荡的瞬时频率，既使载波振荡频率随调制信号的失真变化而变化。其逆过程为频率解调（也称频率检波或鉴频）。 本实验是用CD4046数字集成锁相环（PLL ）来实现调频/解调（鉴频）的。有关数字集成锁相环CD4046的内部构成和工作原理请参阅相关内容的书籍。 锁相环（4046）的结构框图及引出端功能图如下图所示。

锁相环PLL及APBDIV

第十五篇锁相环PLL及APBDIV 关于锁相环的内容早就应该涉及，因为之前的定时器计数周期，和之后的串口波特率、AD转换频率等都与此相关。 锁相环的英文名为：Phase Locked Loop，其实它的作用就是一个倍频器，它把外部晶振频率（Fosc）加倍后得到系统时钟（Fcclk）给CPU使用，即：Fcclk=Fosc*M，这个M值是可设定的，它就是寄存器PLLCFG 的低五位决定，但M值不能随意设定，比如LPC2103的Fcclk不能超过60MHz。 还有一个频率叫Fcco,它是PLL内部的CCO（电流控制振荡器current controlled oscillator）的频率，Fcco=Fcclk*2*P，P由PLLCFG[6:5]决定，我们不要对它有过多注意力，因为外围电路和Fcco无关，CCO 只是为了保证PLL正常工作且在其内部的一个部件（想知道具体机制查相关资料），我们唯一要做的是使Fcco处于正常的范围（LPC2000系列ARM的CCO要求工作在156~320MHz）之内就行了。 还有，Fpclk是我们必须注意的，芯片外设工作于PCLK（APB clock），（APB和AHB是外围电路中的两种总线，AHB速度快，用于VIC；APB用于其它外设：定时器、串口等），PCLK由FCCLK分频得到（通过APB分频器），分频值由寄存器APBDIV[1:0]决定,其它位保留。 上述频率的关系如下图： 下面具体说明程序中应该如何设置这些频率值： 首先说一下这些倍数的配置寄存器： 所谓M由PLLCFG[4:0]决定，并不是二者相等，而是M=PLLCFG[4:0]+1； 还有P=2^PLLCFG[6:5]（2的n次幂）； 还有： APBDIV[1:0]=00，Fcclk/Fpclk=1/4; APBDIV[1:0]=01，Fcclk/Fpclk=1; APBDIV[1:0]=10，Fcclk/Fpclk=1/2; APBDIV[1:0]=11，保留。

丙类倍频器说明书

丙类倍频器说明书 WTD standardization office【WTD 5AB- WTDK 08- WTD 2C】

《通信电子线路》课程设计说明书 丙类倍频器 学院：电气与信息工程学院 学生姓名：苏 指导教师：张松华职称副教授 专业：电子信息工程 班级：电子1402 学号： 完成时间： 2016年12月

湖南工学院通信电子线路课程设计课题任务书学院：电气与信息工程学院专业：电子信息工程

摘要 本设计介绍了丙类倍频器的工作原理，与丙类功率放大器近似相同。主要是采用一些简单的电子元件组合而成，即它是由放大电路和谐振回路组成。 利用三极管的放大作用和LC谐振回路作为选频网络，选出合适的频率信号，并且调谐在三次谐波频率上，对于无用的频率信号进行滤除，减少失真。 设计过程中，先在Multisim12电路仿真软件上进行了电路仿真，然后结合实际情况，绘制原理图，购买元器件画PCB电路图，最后进行了实物制作和调试。调试结果，输出信号的频率是输入信号的三倍，且输出功率大于500mW，集电极效率大于75%，并且电路工作在丙类状态，说明设计成功。 关键词：丙类倍频器；LC谐振回路；S9018

目录

1 绪论 设计课题的研究意义 在无线电发射机、频率合成器等电子设备中的中间级,常需要通过倍频器使输出信号的频率比输入信号频率成整数倍增加，不仅使工作频率提高，在调频系统中还可以扩大频偏。 采用倍频器一是可以降低电子设备的主振频率,对提高设备的频率稳定度有利。因为振荡器的频率越高,频率稳定度就越差，一般主振器频率不宜超过 5MHz 。因此,当发射机频率高于5MHZ 时,通常采用倍频器。二是在通信机的主振器工作波段不扩展的条件下,可利用倍频器扩展发射机输出级的工作波段。例如,主振器工作在～3)MHz,在其后采用放大倍频级,该级在波段开关控制下,既能工作在放大状态,又能工作在二倍频或四倍频状态。这样,随波段开关的改变,发射机输出级就可获得～3)MK(3～6)MK 和(6～12)ＭＨＺ三个波段的输出。三是在调频和调相发射机中,采用倍频器可加大频移或相移,即可加深调制深度。 倍频器的种类有多种，本次课设是利用晶体管的非线性电阻效应，基于丙类放大器工作原理的丙类倍频器，效率高、失真小。本课题将就丙类倍频器的工作原理、参数计算、元件选取、电路仿真、电路调试等做详细的介绍和说明。 设计课题任务及要求说明 （一）设计任务 提供电源电压V V cc 12+=，设计一个输出功率mW P O 500≥，利用示波器产 生一个输出频率MHz f 120≈，效率%75>η的丙类倍频器。 （二）设计要求 制作实际电路和仿真电路并成功调试。 方案介绍

滤波法及数字锁相环法位同步提取实验和帧同步提取实验教学文案

滤波法及数字锁相环法位同步提取实验和帧同步提取实验

滤波法及数字锁相环法位同步提取实验和帧同步提取实验 一、实验目的 1、掌握滤波法提取位同步信号的原理及其对信息码的要求； 2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求； 3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念； 4、掌握巴克码识别原理； 5、掌握同步保护原理； 6、掌握假同步、漏同步、捕捉态、维持态的概念。 二、实验内容 1、熟悉实验箱 2、滤波法位同步带通滤波器幅频特性测量； 3、滤波法位同步恢复观测； 4、数字锁相环位同步观测； 5、帧同步提取实验。 三、实验条件/器材 滤波法及数字锁相环法位同步提取实验： 1、主控&信号源、8号（基带传输编译码）、13号（载波同步及位同步）模块 2、双踪示波器（模拟/数字） 3、连接线若干 帧同步提取实验： 1、主控&信号源、7号模块 2、双踪示波器（模拟/数字） 3、连接线若干 四、实验原理 滤波法及数字锁相环法位同步提取实验原理见通信原理综合实验指导书P129-P134; 帧同步提取实验原理见通信原理综合实验指导书P141。 五、实验过程及结果分析 （一）熟悉实验箱 （二）滤波法位同步带通滤波器幅频特性测量 1、连线及相关设置 （1）关电，连线。 （2）开电，设置主控，选择【信号源】→【输出波形】。设置输出波形为正弦波，调节相应旋钮，使其输出频率为200Khz，峰峰值3V。 （3）此时系统初始状态为：输入信号为频率200KHz、幅度为3V的正弦波。 2、实验操作及波形观测 分别观测13号模块的“滤波法位同步输入”和“BPF-Out”，改变信号源的频率，测量“BPF-Out” 的幅度填入下表，并绘制幅频特性曲线。

基于数字锁相环的同步倍频器设计

一、主要内容与要求 1.掌握应用电子设计自动化（EDA）技术设计电子系统的方法； 2.采用超高速集成电路硬件描述语言（Verilog）设计一种基于数字锁相环的倍频器； 3.重点设计数字环路滤波器和数控振荡器； 4.利用计算机仿真技术进行验证； 5.阅读并翻译3000单词以上的英文资料。 二、主要技术要求 n倍频；2 1.系统能够实现输出信号为输入信号的2.改变系统参数可以得到不同的倍频信号，且始终能够使输出信号与输入信号保持同步； 3.用Verilog语言编写设计程序，利用计算机仿真予以验证。 三、研究方法 1.在查阅大量技术资料的基础上，进行设计方案的比较； 2.确定全数字锁相环系统的设计方案； 3.采用自顶向下的设计方法，进行系统模块的划分，并确定用Verilog设计各功能模块的算法； 4.编写系统设计程序，并进行仿真验证，经过反复修改使电路系统达到设计要求。 四、工作进度安排 1.2012年12月学习掌握Verilog设计技术，收集和整理与毕业设计有关的资料； 2.2013年1月在分析和整理资料的基础上写开题报告，确定设计方案和研究技术路线； 3.2013年3月完成环路滤波器和数控振荡器的设计与仿真； 4.2013年4月完成全数字倍频器的系统设计与仿真； 5.2013年5月撰写毕业设计说明书和准备毕业答辩稿； 6.2013年6月初毕业答辩。 指导教师 南华大学本科生毕业设计（论文）开题报告

设计（论文）题目基于数字锁相环的同步倍频器设计 省部级课题设计（论文）题目来源起止时工程设计2012.12013.6 设计（论文）题目类 一、设计（论文）依据及研究意义 锁相(phase-locked loop是一种反馈控制电路，作用是实现设备外部输入信号与内部的震荡信号同步其基本组成包括鉴相 phasedetector环路滤波器loopfilter）和压控振荡器 voltagecontroloscillato） 倍频器frequencymultiplie）是使输出信号频率等于输入信号频率整倍的电路利用非线性电路产生高次谐波或者利用频率控制回路都可以构成倍器倍频器也可由一个压控振荡器和控制环路构成它的控制电路产生一控制压，使压控振荡器的振荡频率严格地锁定在输入频f的倍乘fnf 因为非线性变换过程中产生的大量谐波使输出信号相位不稳定所以其构的倍频器，倍频噪声较大。倍频次数越高，倍频噪声就越大，使倍频器的应用到限制在要求倍频噪声较小的设备中可采用根据锁相环原理构成的锁相环步倍频器 模拟锁相环主要由相位参考提取电路压控振荡器相位比较器控制电等组成压控振荡器输出的是与需要频率很接近的等幅信号把它和由相位参提取电路从信号中提取的参考信号同时送入相位比较器用比较形成的误差通控制电路使压控振荡器的频率向减小误差绝对值的方向连续变化实现锁相而达到同步 数字锁相环主要由相位参考提取电路、晶体振荡器、分频器、相位比较器脉冲补抹门等组成分频器输出的信号频率与所需频率十分接近把它和从信中提取的相位参考信号同时送入相位比较器比较结果示出本地频率高了时就过补抹门抹掉一个输入分频器的脉冲相当于本地振荡频率降低相反若示本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲相当于本振荡频率上升，从而达到同步。．

倍频器设计

一、 题目：倍频器 （1） 采用晶体管设计一个倍频电路； （2） 额定电压9.0V ，电流10~15mA ； （3） 输入频率1.5MHz ，输出频率4.5MHz 左右； （4） 输出电压>1.5V ，输出失真小 二、 原理图 如图整体以丙类功率放大器为基架电路。电路左侧C 1和L 1构成滤波电路，R e 和C e 构成射极偏置稳定电路。C 和L 构成选频电路，右侧耦合变压器构成输出匹配网络，C 2、L 2和电源构成串馈馈电电路。 三、 multisim 仿真图 倍频器谐振点在c n l n ωω1= 由于是三倍倍频器，所以n=3，即c l ωω31 3=，所以f lc π2*31=。而根据题目f=1.5MHz 。所以选择C=35pF ，L=35.48μh 。 其余部分的电路器件选择常用参数，C 1=0.1μF ， L 1=20mH ，R e =1k Ω，C e =0.1μF ，C 2=0.1μF ，L 2=20mH ，R 2=1k Ω，直流电压源

根据题目选择9V。模拟电路图如下 四、调试过程及输出结果分析：在C、L经计算确定之后，对其它电容电阻电感进行了小幅调试。 （1）函数发生器产生频率为1.5Mhz，振幅1Vp的正弦波。 观测输出信号，频率计数器显示4.17MHz，基本在4.5MHz左右，符合题目要求。

随后是输出信号的波形，可以看出失真还是比较小的，输出电压U>1.5V, 符合题目要求。 （2）随后尝试了一下输入信号为三角波或者方波的情况。两者输出信号都是 4.5Mhz左右的波形，只是输出为正弦波,输出电压都符合U>1.5V，失真比较小。 输入为三角波时：

数字锁相环试验讲义锁相环的分类模拟数字如何定义何谓

数字锁相环试验讲义 一、锁相环的分类 模拟、数字如何定义？何谓数字锁相环。是指对模拟信号进行采样量化之后（数字化）的“数字信号”的处理中应用的锁相环，还是指的对真正的“数字信号”如时钟波形进行锁定的锁相环？ 二、数字锁相环的实际应用 欲成其事，先明其义。 现代数字系统设计中，锁相环有什么样的作用。 1）在ASIC设计中的应用。 主要应用领域：窄带跟踪接收；锁相鉴频；载波恢复；频率合成。 例一：为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。PLL有很多理想的特性，例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源，然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。同时，通过加入PLL，设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐，并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。 2）在信号源产生方面的应用 例二：由于无线电通信技术的迅速发展，对振荡信号源的要求也在不断提高。不但要求它的频率稳定度和准确度高，而且要求能方便地改换频率。实现频率合成有多种方法，但基本上可以归纳为直接合成法与间接合成法（锁相环路）两大类。 3）无线通信领域的实际应用 例三：GSM手机的频率系统包括参考频率锁相环，射频本振锁相环、中频本振锁相环。 广义的数字锁相环包括扩频通信中的码跟踪。 三、数字锁相环的基本原理 一般数字锁相环路的组成与模拟锁相环路相同，即也是由相位检波器、环路滤波器和本地振荡器等基本部件构成，但这些部件全部采用数字电路。具体来说数字锁相环由：数字鉴相器、数字环路滤波器、NCO和分频器组成。 四、实际应用中的数字锁相环的实现方法 PLL的结构和功能看起来十分简单，但实际上却非常复杂，因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计。 在实际应用中，针对数字信号或数字时钟的特点，数字锁相环多采用超前滞后型吞吐脉冲的锁相环路来实现。 下面的框图是一个实用的数字锁相环的实现框图。

实验三：模拟锁相环与载波同步

实验三：模拟锁相环与载波同步 一、实验目的 1.模拟锁相环工作原理以及环路锁定状态、失锁状态、同步带、捕捉带等基本概念。 2.掌握用平方法从2DPSK信号中提取相干载波的原理及模拟锁相环的设计方法。 3.了解相干载波相位模糊现象产生的原因。 二、实验内容 1. 观察模拟锁相环的锁定状态、失锁状态及捕捉过程。 2. 观察环路的捕捉带和同步带。 3. 用平方环法从2DPSK信号中提取载波同步信号，观察相位模糊现象。 三、实验步骤 本实验使用数字信源单元、数字调制单元和载波同步单元。 1.熟悉载波同步单元的工作原理。接好电源线，打开实验箱电源开关。 2.检查要用到的数字信源单元和数字调制单元是否工作正常（用示波器观察信源NRZ-OUT(AK)和调制2DPSK信号有无，两者逻辑关系正确与否）。 3. 用示波器观察载波同步模块锁相环的锁定状态、失锁状态，测量环路的同步带、捕捉带。 环路锁定时u d 为直流、环路输入信号频率等于反馈信号频率（此锁相环中 即等于VCO信号频率）。环路失锁时u d 为差拍电压，环路输入信号频率与反馈信号频率不相等。本环路输入信号频率等于2DPSK载频的两倍，即等于调制单元CAR信号频率的两倍。环路锁定时VCO信号频率等于CAR-OUT信号频率的两倍。所以环路锁定时调制单元的CAR和载波同步单元的CAR-OUT频率完全相等。 根据上述特点可判断环路的工作状态，具体实验步骤如下： （1）观察锁定状态与失锁状态 打开电源后用示波器观察u d ，若u d 为直流，则调节载波同步模块上的可变电 容C 34，u d 随C 34 减小而减小，随C 34 增大而增大（为什么？请思考），这说明环路 处于锁定状态。用示波器同时观察调制单元的CAR和载波同步单元的CAR-OUT，可以看到两个信号频率相等。若有频率计则可分别测量CAR和CAR-OUT频率。在 锁定状态下，向某一方向变化C 34，可使u d 由直流变为交流，CAR和CAR-OUT频 率不再相等，环路由锁定状态变为失锁。

倍频器原理

4、倍频器 （1）功能。倍频器实质上就是一种输出信号等于输入信号频率整数倍的电路，常用的是二倍频和三倍频器。在手持移动电话中倍频器的主要作用是为了提升载波信号的频率，使之工作于对应的信道；同时经倍频处理后，调频信号的频偏也可成倍提高，即提高了调频调制的灵敏度，这样可降低对调制信号的放大要求。采作倍频器的另一个好处是：可以使载波主振荡器与高频放大器隔离，减小高频寄生耦合，有得于减少高频自激现象的产生，提高整机工作稳定性。 （2）倍频原理。由晶体三极管组成的倍频电路如下图所法，它的基本原理是：三极管VT1的基极不设置或设置很低的静态工作点，三极管工作于非线性状态，于是输入信号经管子放大，其集电极电流会产生截止切割失睦，输出信号信号丰富的谐波分量，利用选频网络选通所需的倍频信号，而滤除基波和其他谐波分量后，这就实现了对输入信号 的倍频功能。 5、射频功率放大器手持移动电话发射端的高频信号功率越大，天线转换成电磁波的能量也越大，天线转换成电磁波的能量也越大，通信距离就越远；反之，输出高频信号功率越小，通信距离就越近。为了保证一定距离的无线电通信正常，必须对射频信号进行功率放大。对手机射频功率放大器的主要要求有以下四个方面。 （1）输出功率能达到要求，电路有一定的输出功率功率余量。 （2）电路效率高，以节约直流电源用电量。

（3）具有良好的谐波抑制能力，杂波辐射量要小。 （4）具有功率自动控制电路，以防止电源电压变化或振荡输出电 压幅度不稳定引起的过激励，避免末级功放电路的烧毁。 目前手持移动电话的射频功率放大器广泛应用厚膜混合集成功放块，其特点是将射频功放器件组成整件，体积小，可*性高，组装及检修方便。功率自动控制电路使输出功率保持在一定范围内，其工作原理框图如下图所示。末级功放输出的信号经耦合器采样取出部分信号功率，经过检波变成直流送入放大器放大，放大后的电平再耦合至微处理器进行检测，并由微处理器送出一个控制指令到功率放大器，从而调整 功率电平使之能满足要求。 三、锁相环频率合成器 1、电路组成 基本锁相环频率合成器主要由鉴相器、低通滤波器、压控振荡器和 可编程分频器组成。 鉴相器又称相位比较器，其作用是将检测信号与基准信号进行相位比较，并输出一个反映两信号相位差大小的电压。 低通滤波器的作用是滤除鉴相器输出电压的干扰成分，使之更加纯净地反映两比较信号相位差的大小。 压控振荡器是一个振荡频率受电压大小控制的振荡电路，实际上是 一个调频振荡电路。

PLL 锁相环原理

什么是锁相环（PLL）工作原理及对硬件电路连接的要求锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同 步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在 比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。 在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz 和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的 10MHz背板时钟同步来实现锁相环同步的。 锁相环(PLL)的工作原理 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成，锁相环组成的 原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。

模拟锁相环实验报告

实验一 模拟锁相环模块 一、实验原理和电路说明 模拟锁相环模块在通信原理综合实验系统中可作为一个独立的模块进行测试。在系统工作中模拟锁相环将接收端的256KHz 时钟锁在发端的256KHz 的时钟上，来获得系统的同步时钟，如HDB3接收的同步时钟及后续电路同步时钟。 f 0=256K H z 64K H z U P 04U P 03B U P 02 U P 01512K H z 分频器÷4 分频器÷8 H D B 3 环路 滤波器 放大器图 2.1.1 模拟锁相环组成框图 T P P 02T E S T 跳线器K P 02V C O T P P 03T P P 06 T P P 04T P P 05 256K b itp s T P P 07带通滤波器 T P P 01 U P 03A 64K H z 该模块主要由模拟锁相环UP01（MC4046）、数字分频器UP02（74LS161）、D 触发器UP04（74LS74）、环路滤波器和由运放UP03（TEL2702）及阻容器件构成的输入带通滤波器（中心频率：256KHz ）组成。在UP01内部有一个振荡器与一个高速鉴相器组成。该模拟锁相环模块的框图见图2.1.1。因来自发端信道的HDB3码为归零码，归零码中含有256KHz 时钟分量，经UP03B 构成中心频率为256KHz 有源带通滤波器后，滤出256KHz 时钟信号，该信号再通过UP03A 放大，然后经UP04A 和UP04B 两个除二分频器（共四分频）变为64KHz 信号，进入UP01鉴相输入A 脚；VCO 输出的512KHz 输出信号经UP02进行八分频变为64KHz 信号，送入UP01的鉴相输入B 脚。经UP01内部鉴相器鉴相之后的误差控制信号经环路滤波器滤波送入UP01的压控振荡器输入端；WP01可以改变模拟锁相环的环路参数。正常时，VCO 锁定在外来的256KHz 频率上。 模拟锁相环模块各跳线开关功能如下：

锁相环的电路组成、器件参数及工作原理

摘要：简单介绍了锁相环电路的基本概念及原理，以通用型集成锁相环4046为例主要介绍了锁相环的电路组成、器件参数及工作原理，并对COMS集成锁相环CC4046的应用做了简单研究。 关键词：锁相环鉴相器压控振荡器 1 引言 锁相环作为一种重要的功能电路在通信、导航、控制、仪器仪表等领域得到了广泛的应用。20世纪70年代以后随着集成电路技术的飞速发展，出现了多种型号的集成锁相环产品，其中模拟式集成锁相环以NE/SE 560系列最为常用，COMS集成锁相环CD/CC4046最具代表性。两者基本原理相同，区别在于前者的鉴相器由模拟电路组成，而后者由逻辑电路组成。 2 锁相环的基本概念 所谓锁相，就是相位同步的自动控制。完成两个信号间相位同步的自动控制系统的环路叫做锁相环，也称PLL（Phase Locked Loop)。最典型的锁相环由鉴相器（Phase Detector）,环路滤波器（Loop Filter）,压控振荡器（Voltage Controlled Oscillator）三部分组成，如图1所示。 图1 PLL功能框图 其中，鉴相器相位比较作用，其输出电压反映两个输入信号间的相位差（与频率之差成线性关系）的大小。该电路通过具有低通特性的环路滤波器后，建立起一个平均电压，作用于VCO的控制输入端，VCO的振荡频率则由其控制电压的大小决定，当控制电压=0 时，对应的振荡频率称为VCO的固有频率。整个环路根据负反馈的原理构成，鉴相器的输出电压总是朝着减小VCO振荡频率与输入信号之差的方向变化，直到VCO振荡频率与输入信号频率获得一致，当这种情况出现时，称VCO的频率锁定于输入信号的频率或简称锁定。环路由失锁状态进入锁定状态的过程称为捕捉过程。在捕捉过程中，VCO振荡频率逐渐趋同于输入信号频率的现象，称作频率牵引。在频率牵引过程中，环路有能力自行锁定的最大输入信号频率范围称为捕捉频带或简称捕捉带，它是反映捕捉能力优劣的一个重要指标。另一方面，环路锁定后，VCO的振荡频率自动跟踪输入信号频率的变化并能维持锁定的最大频率变化范围称为环路的跟踪频带或简称同步带，它是反映跟踪性能优劣的一个重要指标。锁相环由起始的失锁状态到最终的锁定状态所允许的输入信号频率范围定义为频率捕捉范围；锁相环始终处于锁定状态所允许的输入信号频率范围定义为频率锁定范围。对应于图1锁相环框图的基本原理电路如图2所示。

简易倍频放大电路课程设计

课程设计报告 电路与电子技术课程设计 简易倍频发大电路的设计与制作学生姓名 学号 所在学院 专业名称 班级 指导教师 成绩 二〇一三年六月

课程设计任务书 简易倍频放大电路的设计与制作 内容摘要：倍频放大电路实际上就是将输入信号频率成整数倍（2

倍、3倍……n倍）增加的电路。它主要用于甚高频无线电发射机或其它电子设增加的电路。随着现代通信技术的日益发展，倍频技术应用的领域也越来越广。实现倍频主要有三种方法：傅里叶法，锁相环法，参量法.传统倍频电路利用R C微分电路和施密特触发与非门分别检出脉冲的上升沿和下降沿，然后经过一个输入端或门叠加输出。电路能够完成信号的倍频工作，但实现起来比较繁琐，电路工作稳定性差。 为克服上述电路设计方法的缺陷，便于电路调试，我设计了一种全数字型倍频电路。在此电路中，输入脉冲由A点输入，由时钟C LK上升沿打入D触发器1，D触发器1输出信号B，B信号在下一个时钟的上升沿被打入下一级D触发器2，D触发器2输出信号C，再将B、C信号异或，即可得到脉冲宽度为一个时钟周期的倍频信号。采用这种方法实现的电路输出信号的脉冲宽度可由输入时钟周期的大小随意调节，唯一的要求是时钟的频率要大于两倍的输入信号的频率。 关键词：倍频电路数字型时钟CLK D触发器 Design and manufacture of a kind of simple Multiple frequency amplifier Abstract：Frequency amplifier circuit is actually the frequency of the input signal into integer (2 times, 3 times， N times) increased circuit. It is mainly used for VHF radio transmitter or other electronic equipment to increase the circuit. With the development of modern communication technology, the application of frequency doubling technology becomes more and more wide. Realization of frequency has mainly three kinds of methods: Fourier method, PLL, parametric method. The traditional frequency multiplier circuit using RC differential circuit and Schmidt trigger NAND