基于锁相环和单片机的柔性倍频器设计

全数字锁相环毕业设计终稿

安徽大学 本科毕业论文（设计、创作） 题目：全数字锁相环的研究与设计 学生姓名：郑义强学号：P3******* 院（系）：电子信息工程学院专业：微电子 入学时间：2011年9月 导师姓名：吴秀龙职称/学位：教授/博士 导师所在单位：安徽大学电子信息工程学院 完成时间：2015 年5月

全数字锁相环的研究与设计 摘要 锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。 关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间

Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time

RC缓冲电路snubber设计原理

RC 缓冲 snubber 设计 Snubber 用在开关之间，图 4 显示了 RC snubber 的结构图，用 RC 电路可以降低管子的峰值电压及关断损耗和降低电流振铃现象。我们可以轻松选择一个snubber Rs ， Cs 网络，但是我们需要优化设计以达到更好的缓冲效果 快速 snubber 设计，为了达到 Cs 〉 Cp ，一个比较好的选择是 Cs 选择两倍大小的 Cp ，也就是两倍大小的开关管寄生电容及估算出来的 LAYOUT 布板电容，对于 Rs ，我们选择的标准是 Rs=Eo/Io ，这表示通过电流流向 Rs 的所产生的电压不能比输出电压还大。消耗在 Rs 上的电压大小我们可以通过储存在Cs 上的能量来估计。下式表示了储存在电容上的能量。 当电容 Cs 充放电的过程中，能量在电阻 Rs 上消耗，而这个过程中在一个给定的开关频率下平均的功率损耗如下所得： 因为振铃的发生，实际的功耗比上式要稍微大一些。 如下将用实例来演示一遍以上的简化设计步骤，现在用 IRF740 ，额定工作电流时 Io=5A ， Eo=160V ， IRF740 的 Coss=170pF ，布板寄生电容大概 40pF ，两倍 Cp 值大概 420pF 左右，我们选择一个 500V 的 mike snubber 电容，标准的容值有 390 和 470pF ，我们选择比价接近的 390pF ， Rs=Eo/Io=32W ，开关频率 fs 设为 100kHz 的话， Pdiss 大概为 1W 左右，选择一个寄生电感非常小的 2 W 的碳膜电阻作为 Rs 。 如果这种简化而实际有效的设计方法还不能有效减小峰值电压，那么我们可以增加 Cs ，或则使用如下的优化设计方法。 优化的 RC 滤波器设计 在一些情况下必须降低峰值电压及功率损耗很严重，我们可以借鉴以下的优化snubber 设计方法，以下是博士在一篇文章提出的经典的 Rcsnubber 优化设计方法，如下讨论其精粹的设计步骤。 在以下讨论中我们需要如下表的定义：

毕业设计论文：PLL锁相环电路

摘要 随着通信及电子系统的飞速发展，促使集成锁相环和数字锁相环突飞猛进。本次毕业设计的主要任务是，采用0.18μm CMOS 工艺，设计实现一个基于改进的鉴频鉴相器，压控振荡器，环路滤波器的全集成的CMOS PLL 锁相环电路，设计重点为PLL 锁相环电路的版图设计，设计工具为Laker。 本论文介绍了PLL 锁相环电路的基本原理以及其完整的版图设计结果。本次设计表明，采用该方案实现的锁相环电路主要功能工作正常，初步达到设计要求。 关键词：PLL 锁相环电路，鉴频鉴相器，压控振荡器，环路滤波器，版图设计， 0.18μm CMOS 工艺 Abstract

With the development of the communications and electronic systems, the technology of the integrated PLL and digital PLL develops rapidly. The main task of graduation is to design and realize a fully integrated CMOS PLL circuit which is based on an improved phase detector, VCO, loop filter using the 0.18 μ m CMOS technolog. yThe design focus on the layout of the PLL circuit, and the design tools is the Laker. This paper introduces the basic principles of PLL phase locked loop circuit and its comprehensive layout results. This design shows that the program implemented by the main function of PLL circuit is working well, and it meets the design requirements. Key words: PLL phase locked loop circuits, popularly used phase detectors, discrimination, VCO loop filter, layout design, 0.18

RC正弦波振荡器电路设计及仿真

《电子设计基础》 课程报告 设计题目： RC正弦波振荡器电路设计及仿真学生班级： 学生学号： 学生姓名： 指导教师： 时间： 成绩： 西南xx大学 信息工程学院

一.设计题目及要求 RC正弦波振荡器电路设计及仿真，要求： （1）设计完成RC正弦波振荡器电路； （2）仿真出波形，并通过理论分析计算得出频率。 二.题目分析与方案选择 在通电瞬间电路中瞬间会产生变化的信号且幅值频率都不一样，它们同时进入放大网络被放大，其中必定有我们需要的信号，于是在选频网络的参与下将这个信号谐振出来，进一步送入放大网络被放大，为了防止输出幅值过大所以在电路中还有稳幅网络（如图一中的两个二极管），之后再次通过选频网络送回输入端，经过多次放大稳定的信号就可以不断循环了，由于电路中电容的存在所以高频阻抗很小，即无法实现放大，且高频在放大器中放大倍数较小。 三.主要元器件介绍 10nf电容两个；15kΩ电阻一个；10kΩ电阻三个；滑动变阻器一个；2.2k Ω电阻一个；二极管两个；运算放大器；示波器 四.电路设计及计算 电路震荡频率计算： f=1/2πRC

起振的复制条件：R f/R i>=2 其中R f=R w+R2+R3/R d 由其电路元件特性 R=10KΩ C=10nF 电路产生自激震荡，微弱的信号1/RC 经过放大，通过反馈的选频网络，使输出越来越大，最后经过电路中非线性器件的限制，使震荡幅度稳定了下来，刚开始时A v=1+R f/R i >3。 平衡时A v=3，F v=1/3(w=w0=1/RC) 五.仿真及结果分析 在multisim中进行仿真，先如图一连接好电路，运行电路，双击示波器，产生波形如下图 图2 刚开始运行电路时，输出波形如图2，几乎与X轴平行，没有波形输出。

全数字锁相环的设计

全数字锁相环的设计 锁相环()技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环()与传统的模拟电路实现的相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需及转换。随着通讯技术、集成电路技术的飞速发展和系统芯片()的深入研究，必然会在其中得到更为广泛的应用。 这里介绍一种采用硬件描述语言设计的方案。 结构及工作原理 一阶的基本结构如图所示。主要由鉴相器、变模可逆计数器、脉冲加减电路和除计数器四部分构成。变模计数器和脉冲加减电路的时钟分别为和。这里是环路中心频率，一般情况下和都是的整数幂。本设计中两个时钟使用相同的系统时钟信号。 图数字锁相环基本结构图 鉴相器 常用的鉴相器有两种类型：异或门()鉴相器和边沿控制鉴相器()，本设计中采用异或门()鉴相器。异或门鉴相器比较输入信号相位和输出信号相位之间的相位差ФФФ，并输出误差信号作为变模可逆计数器的计数方向信号。环路锁定时，为一占空比的方波，此时的绝对相为差为°。因此异或门鉴相器相位差极限为±°。异或门鉴相器工作波形如图所示。

图异或门鉴相器在环路锁定及极限相位差下的波形 变模可逆计数器 变模可逆计数器消除了鉴相器输出的相位差信号中的高频成分，保证环路的性能稳定。变模可逆计数器根据相差信号来进行加减运算。当为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号给脉冲加减电路；当为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号给脉冲加减电路。 脉冲加减电路 脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图所示。 图脉冲加减电路工作波形 除计数器

锁相环基本原理及其应用

锁相环及其应用 所谓锁相环路，实际是指自动相位控制电路（APC）,它是利用两个电信号的相位 误差，通过环路自身调整作用，实现频率准确跟踪的系统，称该系统为锁相环路，简称环路，通常 用PLL表示。 称VCO ）三个部件组成闭合系统。这是一个基本环路，其各种形式均由它变化而来 PLL概念 设环路输入信号V i= V im Sin( 3 i t+ 0 i) 环路输出信号V o= V om Sin( 3 o t+ 0 o) 其中 3 o = 3 r +△ 3 o 率的自动控制系统称为锁相环路 PLL构成 由鉴相器（PD环路滤波器（LPF）压控振荡器（VCO组成的环路 通过相位反馈控制, 最终使相位保持同步, 实现了受控频率准确跟踪基准信号频锁相环路是由鉴相器（简称PD）、环路滤波器（简称LPF或LF ）和压控振荡器（简

ejt 戶心(tAejt)谋差相檯 PLL 原理 从捕捉过程一锁定 A.捕捉过程(是失锁的) 0 i — 0 i 均是随时间变化的，经相位比较产生误差相位 0 e = 0 i - 0 o ,也是变化的。 b. 0 e (t)由鉴相器产生误差电压 V d (t)= f ( 0 e )完成相位误差一电压的变换作用。 V d (t)为交流电压。 C. V d (t)经环路滤波，滤除高频分量和干扰噪声得到纯净控制电压，由 VCO 产生 控制角频差△ 3 0,使3 0随3i 变化。 B.锁定(即相位稳定) 即 3 0= 3 r + △ 3 Omax 。 3 r 为VCO 固有振荡角频率。) 锁相基本组成和基本方程(时域) 各基本组成部件 鉴相器(PD) a. 一旦锁定0 e (t)= 0 e -(很小常数) V d (t)= V d (直流电压) b. 3 0= 3 i 输出频率恒等于输入频率(无角频差，同时控制角频差为最大△ 3 Omax

电力电子电路设计与仿真

1 设计 1.1 总体设计 根据本课题需要，我们需要设计一个逆变电源装置。我们需要设计出输入输出滤波电路、逆变电路、驱动电路、检测电路、保护电路等模块并设计出其参数，其结构框图如Figure 1 所示。 Figure 1 总体结构框图 1.2 逆变电源装置的主电路设计 电网的交流电经过二极管不控整流电路将交流电转换成脉动的直流电，经过直流滤波电路，使脉动的直流电的电压波形变得更加平滑，变成有一定纹波的稳压电源，经过三相逆变电路后，输出为三相交流电，再通过隔离变换电路，滤除三相交流电的直流成分，再经过输出滤波器，此时输出的三相交流电就能很好带动负载并能很好的的满足课题的需求。 Figure 2 主电路原理框图

1.2.1 负载参数的计算 Figure 3 等效负载 Ⅰ 负载电阻最小值 Ⅱ 负载电感最小值

1.2.2 滤波电容参数的计算 滤波电容与负载并联，对逆变电路输出电流影响较大，所以设计滤波电路时，先选择设计滤波电容。首先取滤波电容容抗等于负载电感感抗的2倍 即 则有 我们取 。7个 250V 50HZ 交流电路用于60HZ时耐压降为60%。 即：250×0.6=150V > 110V

1.2.3 滤波电感参数的计算 滤波电感的作用是减小输出电压的谐波电压，保证基波电压的传输，即电感不可太大也不可以太小。选取的电感参数应满足以下几个条件：①滤波电路的固有频率应远离输出电压中可能出现的谐波频率，② 不应太大而接近于1，③ 应该较小 我们取 ，则有 实取L =1.6mH，则有 此时滤波电路的固有频率为

1.2.4 逆变电路的输出电压 Figure 4 逆变输出后的等效图 Ⅰ 空载 Ⅱ ①额定负载

全数字锁相环的设计

全数字锁相环的设计 锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，DPLL必然会在其中得到更为广泛的应用。 这里介绍一种采用VERILOG硬件描述语言设计DPLL的方案。 DPLL结构及工作原理 一阶DPLL的基本结构如图1所示。主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。这里fc是环路中心频率，一般情况下M和N都是2的整数幂。本设计中两个时钟使用相同的系统时钟信号。 图1 数字锁相环基本结构图 鉴相器 常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)，本设计中采用异或门(XOR)鉴相器。异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差Фe=Фin-Фout，并输出误差信号Se作为K变模可逆计数器的计数方向信号。环路锁定时，Se为一占空比50%的方波，此时的绝对相为差为90°。因此异或门鉴相器相位差极限为±90°。异或门鉴相器工作波形如图2所示。

图2 异或门鉴相器在环路锁定及极限相位差下的波形 K变模可逆计数器 K变模可逆计数器消除了鉴相器输出的相位差信号Se中的高频成分，保证环路的性能稳定。K变模可逆计数器根据相差信号Se来进行加减运算。当Se 为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号CARRY给脉冲加减电路；当Se为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号BORROW给脉冲加减电路。 脉冲加减电路 脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图3所示。 图3 脉冲加减电路工作波形 除N计数器

锁相环的基本原理和模型

1.锁相环的基本原理和模型 在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。一个基本的锁相环结构如图1-1所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。 图1-1 基本锁相环结构 鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的，但是这样不便于分析设计。因此可以用近似的线性特性来表示PLL 的控制模型。 鉴相器传递函数为：)(Xo Xi Kd Vd -= 压控振荡器可以等效为一个积分环节，因此其传递函数为：S Ko 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用)(s F 来表示滤波器的传递函数。 综合以上各个传递函数，我们可以得到，PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下： S s F K K s G d o op )()(=，)()()(s F K K S s F K K s G d o d o cl +=，) ()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法 鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。 一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。 在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近似，利用在小角度时正弦函数值约等于其角度，因而会带来误差，这个误差是人为近似导致的误差，与我们要得到的相位误差不是一个概念，最终的我们得到相位误差是要形成压控振荡器的输入信号，在次激励下获得我们所需要的频率和相位信息。 2.1乘法鉴相器

锁相环pll工作原理及verilog代码

锁相环的组成和工作原理 #1 1．锁相环的基本组成 ． 许多电子设备要正常工作， 通常需要外部的输入信号与内部的振荡信 许多电子设备要正常工作， 号同步，利用锁相环路就可以实现这个目的。 号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路， 锁相环路是一种反馈控制电路，简称锁相环 ）。锁相环的特点是 （PLL）。锁相环的特点是：利用外部输入的 ）。锁相环的特点是： 参考信号控制环路内部振荡信号的频率和相 位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪， 所以锁 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪， 相环通常用于闭环跟踪电路。锁相环在工作的过程中， 相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出 于闭环跟踪电路 信号的频率与输入信号的频率相等时， 信号的频率与输入信号的频率相等时，输出电压与输入电压保 持固定的相位差值，即输出电压与输入电压的相位被锁住，这 持固定的相位差值，即输出电压与输入电压的相位被锁住， 就是锁相环名称的由来。 就是锁相环名称的由来。 （ ） 锁相环通常由鉴相器 PD） 环路滤波器 LF） 、 （ ） 和压控振荡器 VCO） （ ） 三部分组成， 所示。 三部分组成，锁相环组成的原理框图如图 8-4-1 所示。 锁相环中的鉴相器又称为相位比较器， 它的作用是检测输入信号和输 锁相环中的鉴相器又称为相位比较器， 出信号的相位差，并将检测出的相位差信号转换成 uD（t）电压信号 出信号的相位差， ） 输出， 该信号经低通滤波器滤波后形成压控振荡器的控制电压 u（t） 输出， ， C ） 对振荡器输出信号的频率实施控制。 对振荡器输出信号的频率实施控制。 施控制 2．锁相环的工作原理 ． 锁相环中的鉴相器通常由模拟乘法器组成， 利用模拟乘法器组成的鉴 锁相环中的鉴相器通常由模拟乘法器组成， 相器电路如图 8-4-2 所示。 所示。

RC缓冲电路snubber设计原理

RC缓冲电路snubber设计原理 RC 缓冲snubber 设计 Snubber 用在开关之间，图4 显示了RC snubber 的结构图，用RC 电路可以降低管子的峰值电压及关断损耗和降低电流振铃现象。我们可以轻松选择一个snubber Rs ，Cs 网络，但是我们需要优化设计以达到更好的缓冲效果 快速snubber 设计，为了达到Cs 〉Cp ，一个比较好的选择是Cs 选择两倍大小的Cp ，也就是两倍大小的开关管寄生电容及估算出来的LAYOUT 布板电容，对于Rs ，我们选择的标准是Rs=Eo/Io ，这表示通过电流流向Rs 的所产生的电压不能比输出电压还大。消耗在Rs 上的电压大小我们可以通过储存在Cs 上的能量来估计。下式表示了储存在电容上的能量。 当电容Cs 充放电的过程中，能量在电阻Rs 上消耗，而这个过程中在一个给定的开关频率下平均的功率损耗如下所得： 因为振铃的发生，实际的功耗比上式要稍微大一些。 如下将用实例来演示一遍以上的简化设计步骤，现在用IRF740 ，额定工作电流时Io=5A ，Eo=160V ，IRF740 的Coss=170pF ，布板寄生电容大概40pF ，两倍Cp 值大概420pF 左右，我们选择一个500V 的mike snubber 电容，标准的容值有390 和470pF ，我们选择比价接近的390pF ， Rs=Eo/Io=32W ，开关频率fs 设为100kHz 的话，Pdiss 大概为1W 左右，选择一个寄生电感非常小的 2 W 的碳膜电阻作为Rs 。

如果这种简化而实际有效的设计方法还不能有效减小峰值电压，那么我们可以增加Cs ，或则使用如下的优化设计方法。 优化的RC 滤波器设计 在一些情况下必须降低峰值电压及功率损耗很严重，我们可以借鉴以下的优化snubber 设计方法，以下是W.McMurray 博士在一篇文章提出的经典的Rcsnubber 优化设计方法，如下讨论其精粹的设计步骤。 在以下讨论中我们需要如下表的定义：

基于数字锁相环的同步倍频器设计

一、主要内容与要求 1.掌握应用电子设计自动化（EDA）技术设计电子系统的方法； 2.采用超高速集成电路硬件描述语言（Verilog）设计一种基于数字锁相环的倍频器； 3.重点设计数字环路滤波器和数控振荡器； 4.利用计算机仿真技术进行验证； 5.阅读并翻译3000单词以上的英文资料。 二、主要技术要求 n倍频；2 1.系统能够实现输出信号为输入信号的2.改变系统参数可以得到不同的倍频信号，且始终能够使输出信号与输入信号保持同步； 3.用Verilog语言编写设计程序，利用计算机仿真予以验证。 三、研究方法 1.在查阅大量技术资料的基础上，进行设计方案的比较； 2.确定全数字锁相环系统的设计方案； 3.采用自顶向下的设计方法，进行系统模块的划分，并确定用Verilog设计各功能模块的算法； 4.编写系统设计程序，并进行仿真验证，经过反复修改使电路系统达到设计要求。 四、工作进度安排 1.2012年12月学习掌握Verilog设计技术，收集和整理与毕业设计有关的资料； 2.2013年1月在分析和整理资料的基础上写开题报告，确定设计方案和研究技术路线； 3.2013年3月完成环路滤波器和数控振荡器的设计与仿真； 4.2013年4月完成全数字倍频器的系统设计与仿真； 5.2013年5月撰写毕业设计说明书和准备毕业答辩稿； 6.2013年6月初毕业答辩。 指导教师 南华大学本科生毕业设计（论文）开题报告

设计（论文）题目基于数字锁相环的同步倍频器设计 省部级课题设计（论文）题目来源起止时工程设计2012.12013.6 设计（论文）题目类 一、设计（论文）依据及研究意义 锁相(phase-locked loop是一种反馈控制电路，作用是实现设备外部输入信号与内部的震荡信号同步其基本组成包括鉴相 phasedetector环路滤波器loopfilter）和压控振荡器 voltagecontroloscillato） 倍频器frequencymultiplie）是使输出信号频率等于输入信号频率整倍的电路利用非线性电路产生高次谐波或者利用频率控制回路都可以构成倍器倍频器也可由一个压控振荡器和控制环路构成它的控制电路产生一控制压，使压控振荡器的振荡频率严格地锁定在输入频f的倍乘fnf 因为非线性变换过程中产生的大量谐波使输出信号相位不稳定所以其构的倍频器，倍频噪声较大。倍频次数越高，倍频噪声就越大，使倍频器的应用到限制在要求倍频噪声较小的设备中可采用根据锁相环原理构成的锁相环步倍频器 模拟锁相环主要由相位参考提取电路压控振荡器相位比较器控制电等组成压控振荡器输出的是与需要频率很接近的等幅信号把它和由相位参提取电路从信号中提取的参考信号同时送入相位比较器用比较形成的误差通控制电路使压控振荡器的频率向减小误差绝对值的方向连续变化实现锁相而达到同步 数字锁相环主要由相位参考提取电路、晶体振荡器、分频器、相位比较器脉冲补抹门等组成分频器输出的信号频率与所需频率十分接近把它和从信中提取的相位参考信号同时送入相位比较器比较结果示出本地频率高了时就过补抹门抹掉一个输入分频器的脉冲相当于本地振荡频率降低相反若示本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲相当于本振荡频率上升，从而达到同步。．

基于FPGA的数字锁相环的设计

目录 第一章绪论..................................... 错误！未定义书签。 1.1锁相环技术的发展及研究现状................................................ 错误！未定义书签。 1.2课题研究意义 ........................................................................... 错误！未定义书签。 1.3本课题的设计内容.................................................................... 错误！未定义书签。第二章 FPGA的设计基础............................ 错误！未定义书签。 2.1硬件设计语言－Verilog HDL.................................................. 错误！未定义书签。 2.2 FPGA的设计流程 ...................................................................... 错误！未定义书签。第三章锁相环的原理. (2) 3.1全数字锁相环基本结构 (3) 3.2全数字锁相环的工作原理 (4) 第四章数字锁相环的设计 (5) 4.1基于FPGA的数字锁相环总体设计方案 (5) 4.2数字鉴相器的设计 (6) 4.3 K变模可逆计数器的设计 (7) 4.4脉冲加减器的设计 (10) 4.5 N分频器的设计 (12) 第五章实验仿真与调试 (14) 5.1数字锁相环的仿真 (14) 5.2数字锁相环的系统实验 (15) 结束语 (19) 参考文献 (20) 附录 (21)

锁相环PLL及APBDIV

第十五篇锁相环PLL及APBDIV 关于锁相环的内容早就应该涉及，因为之前的定时器计数周期，和之后的串口波特率、AD转换频率等都与此相关。 锁相环的英文名为：Phase Locked Loop，其实它的作用就是一个倍频器，它把外部晶振频率（Fosc）加倍后得到系统时钟（Fcclk）给CPU使用，即：Fcclk=Fosc*M，这个M值是可设定的，它就是寄存器PLLCFG 的低五位决定，但M值不能随意设定，比如LPC2103的Fcclk不能超过60MHz。 还有一个频率叫Fcco,它是PLL内部的CCO（电流控制振荡器current controlled oscillator）的频率，Fcco=Fcclk*2*P，P由PLLCFG[6:5]决定，我们不要对它有过多注意力，因为外围电路和Fcco无关，CCO 只是为了保证PLL正常工作且在其内部的一个部件（想知道具体机制查相关资料），我们唯一要做的是使Fcco处于正常的范围（LPC2000系列ARM的CCO要求工作在156~320MHz）之内就行了。 还有，Fpclk是我们必须注意的，芯片外设工作于PCLK（APB clock），（APB和AHB是外围电路中的两种总线，AHB速度快，用于VIC；APB用于其它外设：定时器、串口等），PCLK由FCCLK分频得到（通过APB分频器），分频值由寄存器APBDIV[1:0]决定,其它位保留。 上述频率的关系如下图： 下面具体说明程序中应该如何设置这些频率值： 首先说一下这些倍数的配置寄存器： 所谓M由PLLCFG[4:0]决定，并不是二者相等，而是M=PLLCFG[4:0]+1； 还有P=2^PLLCFG[6:5]（2的n次幂）； 还有： APBDIV[1:0]=00，Fcclk/Fpclk=1/4; APBDIV[1:0]=01，Fcclk/Fpclk=1; APBDIV[1:0]=10，Fcclk/Fpclk=1/2; APBDIV[1:0]=11，保留。

模电温控电路设计与仿真

水温测量与控制电路的设计与仿真 1设计任务与要求 温度测量，测量范围0～100 ℃； 控制温度±1 ℃； 控制通道输出为双向晶闸管或继电器，一组转换触点为市电（220V，10A）。 学习并运用proteus仿真软件，绘制电路图，进行基本的仿真实验对所设计的电路进行分析与调试。 2方案设计与论证 温度控制器是实现可测温度和控制温度的电路，通过对温度控制电路的设计、调试了解温度传感器的性能，学会在实际电路中的应用。进一步熟悉集成运算放大器的线性和非线性应用。 Proteus介绍： Proteus 软件是由英国 Labcenter Electronics 公司开发的EDA工具软件，已有近20年的历史，在全球得到了广泛应用。Proteus 软件的功能强大，它集电路设计、制版及仿真等多种功能于一身，不仅能够对电工、电子技术学科涉及的电路进行设计与分析，还能够对微处理器进行设计和仿真，并且功能齐全，界面多彩，是近年来备受电子设计爱好者青睐的一款新型电子线路设计与仿真软件。 Proteus软件和我们手头的其他电路设计仿真软件最大的不同即它的功能不是单一的。它的强大的元件库可以和任何电路设计软件相媲美；它的电路仿真功能可以和Multisim相媲美，且独特的单片机仿真功能是Multisim 及其他任何仿真软件都不具备的；它的PCB电路制版功能可以和Protel相媲美。它的功能不但强大，而且每种功能都毫不逊于Protel，是广大电子设计爱好者难得的一个工具软件。

Proteus具有和其他EDA工具一样的原理图编辑、印刷电路板(PCB)设计及电路仿真功能，最大的特色是其电路仿真的交互化和可视化。通过Proteus 软件的VSM(虚拟仿真模式)，用户可以对模拟电路、数字电路、模数混合电路、单片机及外围元器件等电子线路进行系统仿真 Proteus软件由ISIS和ARES两部分构成，其中ISIS是一款便捷的电子系统原理设计和仿真平台软件，ARES是一款高级的PCB布线编辑软件。 Proteus ISIS的特点有： 实现了单片机仿真和SPICE电路仿真的结合。具有模拟电路仿真、数字电路仿真、单片机及其外围电路组成的系统仿真、RS232动态仿真、I2C调试器、SPI调试器、键盘和LCD系统仿真等功能；有各种虚拟仪器，如示波器、逻辑分析仪、信号发生器等。 具有强大的原理图绘制功能。 支持主流单片机系统的仿真。目前支持的单片机类型有68000系列、8051系列、AVR系列、PIC12系列、PIC16系列、PIC18系列、Z80系列、HC11系列以及各种外围芯片。 提供软件调试功能。在硬件仿真系统中具有全速、单步、设置断点等调试功能，同时可以观察各个变量、寄存器等的当前状态，因此在该软件仿真系统中，也必须具有这些功能；同时支持第三方的软件编译和调试环境，如Keil C51 uVision2等软件。 2.1温度控制系统的基本原理： 温度测量与控制原理框图如图下所示。本电路有温度传感器，K-OC变换、控制温度设置、数字电压表（显示）和放大器等部件组成。温度传感器的作用是把温度信号转换成电流信号或电压信号，K-OC变换将热力学温度K 转换成摄氏温度OC。信号经放大器放大和刻度定标后由数字电压表直接显示温度值，并同时送入比较器与预先设定的固定温度值进行比较，由比较器输出电平的高低变化来控制执行机构（如继电器）工作，实现温度的自动控制。 2.2AD590温度传感器简介： AD590是单片集成感温电流源，具有良好的互换性和线性性质，能够消

全数字锁相环毕业设计终稿

大学 本科毕业论文（设计、创作） 题目：全数字锁相环的研究与设计 学生：义强学号：P3******* 院（系）：电子信息工程学院专业：微电子 入学时间：2011 年9 月 导师：吴秀龙职称/学位：教授/博士 导师所在单位：大学电子信息工程学院 完成时间：2015 年 5 月

全数字锁相环的研究与设计 摘要 锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。 关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间

Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time