32位移位寄存器

8位数码扫描显示电路设计

一、实验目的

学习硬件扫描显示电路的设计；

二、实验原理

动态数码扫描显示方式是利用了人眼的视觉暂留效应，把八个数码管按一定顺序进行点亮，当点亮的频率不大时，我们看到的是数码管一个个的点亮，然而，当点亮频率足够大时，我们看到的不再是一个一个的点亮，而是全部同时显示，与传统方式得到的视觉效果完全一样。因此我们只要给数码管这样一个扫描频率，那么就可以实现两个以上的数码管同时点亮。而这个频率我们可以通过一个计数器来产生，只要计数频率足够大，就可以实现我们的要求。事实上，因为数码管点亮不是瞬间就可以的，它也需要一定的时间，该时间与数码管的选择有关系。为了折中这一对矛盾，实验中一般可将计数频率选择在100Hz左右。

图示8位数码扫描显示电路，其中每个数码管的8 个段：h、g、f、e、d、c、b、a（h 是小数点）都分别连在一起，8 个数码管分别由8 个选通信号k1、k2、… k8 来选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k3 为高电平，其余选通信号为低电平，这时仅k3 对应的数码管显示来自段信号端的数据，而其它7 个数码管呈现关闭状态。根据这种电路状况，如果希望在8 个数码管显示希望的数据，就必须使得8 个选通信号k1、k2、… k8 分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。

实验参考扫描显示程序中clk 是扫描时钟；SG 为7 段控制信号，由高位至低位分别接g、f、e、d、c、b、a 7个段；BT 是位选控制信号，接图5-2 中的8 个选通信号：k1、k2、… k8 。程序中CNT8 是一个3 位计数器，作扫描计数信号，由进程P2 生成；进程P3 是7 段译码查表输出程序，进程P1 是对8 个数码管选通的扫描程序，例如当CNT8 等于"001" 时，K2 对应的数码管被选通，同时，A 被赋值3，再由进程P3 译

码输出"1001111"，显示在数码管上即为“3”；当CNT8 扫变时，将能在8 个数码管上显示数据：13579BDF 。原理图如图1所示。

图1 八位数码管显示电路

三、实验步骤

1、建立一个工程项目，设置路径，项目名和顶层实体名一致；

2、、设计一个动态扫描显示电路，在8 个数码管上显示数据：13579BDF；并进行编译仿真与下载测试；

四、8位数码扫描显示电路的VHDL描述：

LIBRARY IEEE;

USE SCAN_LED IS

PORT ( CLK : IN STD_LOGIC;

SG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);

BT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );

END;

ARCHITECTURE one OF SCAN_LED IS

SIGNAL CNT8 : STD_LOGIC_VECTOR(2 DOWNTO 0);

SIGNAL A : INTEGER RANGE 0 TO 15;

BEGIN

P1:PROCESS( CNT8 )

BEGIN

CASE CNT8 IS

WHEN "000" => BT <= "00000001" ; A <= 1 ;

WHEN "001" => BT <= "00000010" ; A <= 2 ;

WHEN "010" => BT <= "00000100" ; A <= 3 ;

WHEN "011" => BT <= "00001000" ; A <= 4 ;

WHEN "100" => BT <= "00010000" ; A <= 5 ;

WHEN "101" => BT <= "00100000" ; A <= 6 ;

WHEN "110" => BT <= "01000000" ; A <= 7 ;

WHEN "111" => BT <= "" ; A <= 8 ;

WHEN OTHERS => NULL ;

END CASE ;

END PROCESS P1;

P2:PROCESS(CLK)

BEGIN

IF CLK'EVENT AND CLK = '1' THEN CNT8 <= CNT8 + 1;

END IF;

END PROCESS P2 ;

P3:PROCESS( A )

BEGIN

CASE A IS

WHEN 0 => SG <= "0111111"; WHEN 1 => SG <= "0000110";

WHEN 2 => SG <= "1011011"; WHEN 3 => SG <= "1001111";

WHEN 4 => SG <= "1100110"; WHEN 5 => SG <= "1101101";

WHEN 6 => SG <= "1111101"; WHEN 7 => SG <= "0000111";

WHEN 8 => SG <= "1111111"; WHEN 9 => SG <= "1101111";

WHEN 10 => SG <= "1110111"; WHEN 11 => SG <= "1111100";

WHEN 12 => SG <= "0111001"; WHEN 13 => SG <= "1011110";

WHEN 14 => SG <= "1111001"; WHEN 15 => SG <= "1110001";

WHEN OTHERS => NULL ;

END CASE ;

END PROCESS P3;

END;

五、仿真波形

功能仿真波形

时序仿真波形

32位并进/并出移位寄存器设计

一、实验原理

用一个8位移位寄存器，再增加一些电路，如4个8位锁存器等，设计成为一个能为32位二进制数进行不同方式移位的移位寄存器。

二、实验步骤

1、建立一个工程项目，设置路径，项目名和顶层实体名一致；

2、设计一个8位移位寄存器电路；

3、设计一个8位锁存器电路；

4、运用元件调用声明语句和元件例化语句完成顶层设计。

三、实验程序

1、八位移位寄存器程序

LIBRARY IEEE;

USE jicun IS

PORT ( CLK,CO: IN STD_LOGIC;

MD : IN STD_LOGIC_VECTOR(2 DOWNTO 0);

D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

QB : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);

CN : OUT STD_LOGIC);

END jicun;

ARCHITECTURE behav OF jicun IS

SIGNAL REG : STD_LOGIC_VECTOR(7 DOWNTO 0);

SIGNAL CY : STD_LOGIC;

BEGIN

PROCESS(CLK,CO,MD)

BEGIN

IF CLK'EVENT AND CLK='1' THEN

CASE MD IS

WHEN "001"=> REG(0)<=CO;

REG(7 DOWNTO 1)<= REG(6 DOWNTO 0);CY<=REG(7);

WHEN "010" => REG(0)<=REG(7); ---自循环左移

REG(7 DOWNTO 1)<= REG(6 DOWNTO 0);

WHEN "011"=>REG(7)<=REG(0); ---自循环右移

REG(6 DOWNTO 0)<=REG(7 DOWNTO 1);

WHEN "100" =>REG(7)<=CO; ---带进位循环右移

REG(6 DOWNTO 0)<=REG(7 DOWNTO 1);CY<=REG(0);

WHEN "101" =>REG(7 DOWNTO 0)<=D(7 DOWNTO 0); --加载待移数 WHEN OTHERS=>REG<=REG;CY<=CY;--保持

END CASE;

END IF;

END PROCESS;

QB(7 DOWNTO 0)<=REG(7 DOWNTO 0);CN<=CY;

END behav;

2、锁存器程序

library ieee ;

use ;

entity suocun is

port(d : in std_logic_vector(7 downto 0) ;

q: out std_logic_vector(7 downto 0);

clk : in std_logic );

end suocun ;

architecture one of suocun is

signal q1: std_logic_vector(7 downto 0);

begin

process(clk,q1)

begin

if clk'event and clk='1'

then

q1<=d;

end if;

end process;

q<=q1;

end one;

3、顶层设计程序

LIBRARY IEEE;

USE jicun32 IS

PORT ( clk0,co: IN STD_LOGIC;

md : IN STD_LOGIC_VECTOR(2 DOWNTO 0);

db : IN STD_LOGIC_VECTOR(31 DOWNTO 0);

qb : OUT STD_LOGIC_VECTOR(31 DOWNTO 0); cn : OUT STD_LOGIC);

END jicun32;

ARCHITECTURE one OF jicun32 IS

COMPONENT jicun

PORT ( CLK,CO: IN STD_LOGIC;

MD : IN STD_LOGIC_VECTOR(2 DOWNTO 0);

D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

QB : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); CN : OUT STD_LOGIC);

END COMPONENT;

COMPONENT suocun

port(d : in std_logic_vector(7 downto 0) ;

q: out std_logic_vector(7 downto 0);

clk : in std_logic );

END COMPONENT;

SIGNAL e,f,g,h : STD_LOGIC_VECTOR(7 DOWNTO 0);

SIGNAL l,m,n : STD_LOGIC;

BEGIN

u1: suocun PORT MAP(d=>db(7 DOWNTO 0),q=>e,clk=>clk0);

u2: jicun PORT MAP (D=>e,QB=>qb(7 DOWNTO 0),

CLK=>clk0,CO=>co,CN=>l,MD=>md);

u3: suocun PORT MAP(d=>db(15 DOWNTO 8),q=>f,clk=>clk0); u4: jicun PORT MAP(D=>f,QB=>qb(15 DOWNTO 8),

CLK=>clk0,CO=>l,CN=>m,MD=>md);

u5: suocun PORT MAP(d=>db(23 DOWNTO 16),q=>g,clk=>clk0); u6: jicun PORT MAP(D=>g,QB=>qb(23 DOWNTO 16),

CLK=>clk0,CO=>m,CN=>n,MD=>md);

u7: suocun PORT MAP(d=>db(31 DOWNTO 24),q=>h,clk=>clk0); u8: jicun PORT MAP(D=>h,QB=>qb(31 DOWNTO 24),

CLK=>clk0,CO=>n,CN=>cn,MD=>md);

END ARCHITECTURE one;

四、仿真结果

1、锁存器仿真

2、八位寄存器仿真

3、顶层设计仿真

32位并进并出移位寄存器设计

《EDA课程设计》 32位并进并出移位寄存器设计 学院：物理电气信息学院 专业：通信工程 姓名：杨小花 学号：12010245315 指导老师：杨泽林 完成日期：2012.12.11

32位并进并出移位寄存器设计 （杨小花12010245315 通信工程专业） 摘要：EDA技术作为现代电子设计技术的核心，它依赖强大的计算机，在EDA工具软件平台上，对以硬件描述语言VHDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑简化、逻辑分割、逻辑综合，以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。随着基于EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制及计算机应用等领域的重要性日益突出。关键字：EDA技术；VHDL语言；移位寄存器 一、实验原理 用一个8位移位寄存器，再增加一些电路，如4个8位锁存器等，设计成为一个能为32位二进制数进行不同方式移位的移位寄存器。8位是CPU设计中常用的移位寄存器模块，是用CASE语句设计的并行输入输出的移位寄存器模块。设计中有四种循环：带进位循环左移，带进位循环右移，自循环左移和自循环右移。其中带进位循环左移的原理是，每一次最高位移出进入输出进位，而最低位是设置的进位输入，带进位循环右移原理是，每一次最低位移出进入输出进位，而最高位是设置的进位输入，子循环左移的原理是，每一次循环，最高位进入到最低位，依次循环，自循环右移原理是，每一次最低位进入到最高位，依次循环。 二、实验步骤 1、建立一个工程项目，设置路径，项目名和顶层实体名一致； 2、设计一个8位移位寄存器电路；

3、设计一个8位锁存器电路； 4、运用元件调用声明语句和元件例化语句完成顶层设计。 三、实验程序 1、八位移位寄存器程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHIFTIS PORT ( CLK,CO: IN STD_LOGIC; --时钟和进位输入 MD : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --移位模式控制字 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -- 待加载移位的数据 QB : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --移位数据输出 CN : OUT STD_LOGIC); --- 进位输出 END SHIFT; ARCHITECTURE behav OF SHIFT IS SIGNAL REG : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL CY : STD_LOGIC; BEGIN PROCESS(CLK,CO,MD) BEGIN IF CLK'EVENT AND CLK='1' THEN CASE MD IS

移位寄存器及其应用

移位寄存器及其应用 一、实验目的 1、掌握中规模4位双向移位寄存器逻辑功能及使用方法。 2、熟悉移位寄存器的应用—实现数据的串行、并行转换和构成环形计数器。 二、原理说明 1、移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。按代码的移位方向可分为左移、右移和可逆移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同又可分为：串入串出、串入并出、并入串出、并入并出四种形式。 本实验选用的4位双向通用移位寄存器，型号为CC40194或74LS194，两者功能相同，可互换使用，其逻辑符号及引脚排列如图8-3-3-1所示。 其中 D0、D1、D2、D3为并行输入端；Q0、Q1、Q2、Q3为并行输出端；S R为右移串行输入 C为直接无条件清零端； 端，S L为左移串行输入端；S1、S0为操作模式控制端；R CP为时钟脉冲输入端。 CC40194有5种不同操作模式：即并行送数寄存，右移(方向由Q0→Q3)，左移（方向由Q3→Q0），保持及清零。 S1、S0和R C端的控制作用如表8-3-3-1。 图8-3-3-1 CC40194的逻辑符号及引脚功能 表8-3-3－1 CC40194功能表

2、移位寄存器应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。本实验研究移位寄存器用作环形计数器和数据的串、并行转换。 (1)环形计数器 把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位， 如图8-3-3-2所示，把输出端 Q3和右移串行输入端S R 相连接，设初始状态Q0Q1Q2Q3＝1000，则在时钟脉冲作用下Q0Q1Q2Q3将依次变为0100→0010→0001→1000→……，如表10－2所示，可见它是一个具有四个有效状态的计数器，这种类型的计数器通常称为环形计数器。图8-3-3－2 电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。其状态表如表8-3-3-2所示。 表8-3-3－2 环形计数器状态表 图 8-3-3－2 环形计数器 如果将输出Q O与左移串行输入端S L相连接，即可达左移循环移位。 (2)实现数据串、并行转换 ①串行/并行转换器 串行/并行转换是指串行输入的数码，经转换电路之后变换成并行输出。 图8-3-3-3是用二片CC40194（74LS194）四位双向移位寄存器组成的七位串/并行数据转换电路。

32位移位寄存器

实验四 一、实验名称 32位并进/并出移位寄存器设计 二、实验原理 用一个8位移位寄存器，再增加一些电路，如4个8位锁存器等，设计成为一个能为32位二进制数进行不同方式移位的移位寄存器。 三、实验步骤 1、建立一个工程项目，设置路径，项目名和顶层实体名一致； 2、设计一个8位移位寄存器电路； 3、设计一个8位锁存器电路； 4、运用元件调用声明语句和元件例化语句完成顶层设计。 四、实验程序 1、八位移位寄存器程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY jicun IS PORT ( CLK,CO: IN STD_LOGIC; --时钟和进位输入 MD : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --移位模式控制字 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -- 待加载移位的数据 QB : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --移位数据输出 CN : OUT STD_LOGIC); --- 进位输出 END jicun; ARCHITECTURE behav OF jicun IS SIGNAL REG : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL CY : STD_LOGIC; BEGIN

PROCESS(CLK,CO,MD) BEGIN IF CLK'EVENT AND CLK='1' THEN CASE MD IS WHEN "001"=> REG(0)<=CO; ---带进位循环左移 REG(7 DOWNTO 1)<= REG(6 DOWNTO 0);CY<=REG(7); WHEN "010" => REG(0)<=REG(7); ---自循环左移 REG(7 DOWNTO 1)<= REG(6 DOWNTO 0); WHEN "011"=>REG(7)<=REG(0); ---自循环右移 REG(6 DOWNTO 0)<=REG(7 DOWNTO 1); WHEN "100" =>REG(7)<=CO; ---带进位循环右移 REG(6 DOWNTO 0)<=REG(7 DOWNTO 1);CY<=REG(0); WHEN "101" =>REG(7 DOWNTO 0)<=D(7 DOWNTO 0); --加载待移数 WHEN OTHERS=>REG<=REG;CY<=CY;--保持 END CASE; END IF; END PROCESS; QB(7 DOWNTO 0)<=REG(7 DOWNTO 0);CN<=CY; END behav; 2、锁存器程序 library ieee ; use ieee.std_logic_1164.all ; entity suocun is port(d : in std_logic_vector(7 downto 0) ; q: out std_logic_vector(7 downto 0); clk : in std_logic ); end suocun ; architecture one of suocun is signal q1: std_logic_vector(7 downto 0);

CD4015 CMOS 双4位串入、并出移位寄存器

Data sheet acquired from Harris Semiconductor SCHS025D ? Revised October 2003 The CD4015B-series types are supplied in 16-lead hermetic dual-in-line ceramic packages (F3A suffix), 16-lead dual-in-line plastic package (E suffix), 16-lead small-outline packages (M, M96, MT, and NSR suffixes), and 16-lead thin shrink small-outline packages (PW and PWR suffixes). Copyright 2003, Texas Instruments Incorporated

PACKAGING INFORMATION Orderable Device Status (1)Package Type Package Drawing Pins Package Qty Eco Plan (2)Lead/Ball Finish MSL Peak Temp (3)CD4015BE ACTIVE PDIP N 1625Pb-Free (RoHS)CU NIPDAU Level-NC-NC-NC CD4015BF ACTIVE CDIP J 161None Call TI Level-NC-NC-NC CD4015BF3A ACTIVE CDIP J 161None Call TI Level-NC-NC-NC CD4015BM ACTIVE SOIC D 1640Pb-Free (RoHS)CU NIPDAU Level-2-260C-1YEAR/Level-1-235C-UNLIM CD4015BM96 ACTIVE SOIC D 162500Pb-Free (RoHS)CU NIPDAU Level-2-260C-1YEAR/Level-1-235C-UNLIM CD4015BMT ACTIVE SOIC D 16250Pb-Free (RoHS)CU NIPDAU Level-2-260C-1YEAR/Level-1-235C-UNLIM CD4015BNSR ACTIVE SO NS 162000Pb-Free (RoHS)CU NIPDAU Level-2-260C-1YEAR/Level-1-235C-UNLIM CD4015BPW ACTIVE TSSOP PW 1690Pb-Free (RoHS)CU NIPDAU Level-1-250C-UNLIM CD4015BPWR ACTIVE TSSOP PW 162000Pb-Free (RoHS)CU NIPDAU Level-1-250C-UNLIM (1)The marketing status values are defined as follows: ACTIVE:Product device recommended for new designs. LIFEBUY:TI has announced that the device will be discontinued,and a lifetime-buy period is in effect. NRND:Not recommended for new designs.Device is in production to support existing customers,but TI does not recommend using this part in a new design. PREVIEW:Device has been announced but is not in production.Samples may or may not be available. OBSOLETE:TI has discontinued the production of the device. (2)Eco Plan -May not be currently available -please check https://www.sodocs.net/doc/9f16000420.html,/productcontent for the latest availability information and additional product content details. None:Not yet available Lead (Pb-Free). Pb-Free (RoHS):TI's terms "Lead-Free"or "Pb-Free"mean semiconductor products that are compatible with the current RoHS requirements for all 6substances,including the requirement that lead not exceed 0.1%by weight in homogeneous materials.Where designed to be soldered at high temperatures,TI Pb-Free products are suitable for use in specified lead-free processes. Green (RoHS &no Sb/Br):TI defines "Green"to mean "Pb-Free"and in addition,uses package materials that do not contain halogens,including bromine (Br)or antimony (Sb)above 0.1%of total product weight. (3)MSL,Peak Temp.--The Moisture Sensitivity Level rating according to the JEDECindustry standard classifications,and peak solder temperature. Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided.TI bases its knowledge and belief on information provided by third parties,and makes no representation or warranty as to the accuracy of such information.Efforts are underway to better integrate information from third parties.TI has taken and continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.TI and TI suppliers consider certain information to be proprietary,and thus CAS numbers and other limited information may not be available for release. In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s)at issue in this document sold by TI to Customer on an annual basis. PACKAGE OPTION ADDENDUM https://www.sodocs.net/doc/9f16000420.html, 28-Feb-2005Addendum-Page 1

基于Verilog设计的双向32位移位寄存器

双向移位寄存器 摘要：系统使用EDA技术设计了具有移位功能的寄存器，采用硬件描述语言VHDL进行设计，然 后进行编程，时序仿真。软件基于Verilog语言实现了双向32位移位寄存器的控制功能。通过本设 计熟悉QuartusII环境下的硬件描述操作流程，掌握基本的Verilog语法与编写风格。 关键字：EDA;Verilog;32位双向移位寄存器 1.引言 随着社会的发展，科学技术也在不断的进步。特别是计算机产业，可以说是日新月异，移位寄存器作为计算机的一个重要部件，从先前的只能做简单的左移或右移功能的寄存器到现在广泛应用的具有寄存代码、实现数据的串行-并行转换、数据运算和数据处理功能的移位寄存器。近年来，集成电路和计算机应用得到了高速发展，现代电子设计技术已迈入一个崭新的阶段，具体表现在：（1）电子器件及其技术的发展将更多地趋向于为EDA服务； （2）硬件电路与软件设计过程已高度渗透； （3）电子设计技术将归结为更加标准、规范的EDA工具和硬件描述语言HDL的运用； （4）数字系统的芯片化实现手段已成主流。 因此利用计算机和大规模复杂可编程逻辑器件进行现代电子系统设计已成为电子工程类技术人员必不可少的基本技能之一。 移位寄存器正在向着功能强，体积小，重量轻等方向不断发展，本设计主要介绍的是一个基于超高速硬件描述语言VHDL对32位双向移位寄存器进行编程实现。 2.课程设计的目的 在计算机中常要求寄存器有移位功能。如在进行乘法时，要求将部分积右移；在将并行传送的数转换成串行数时也需要移位。因此，移位寄存器的设计是必要的。 本次设计的目的就是利用计算机组成原理中移位寄存器的相关知识，通过课程设计更加深入的了解移位寄存器的功能。了解EDA技术，并掌握VHDL硬件描述语言的设计方法和思想，通过学习的VHDL语言结合计算机组成原理中的相关知识理论联系实际，掌握所学的课程知识。通过对移位寄存器的设计，巩固和综合运用所学知识，提高对计算机组成原理的理解。 3.课程设计的内容 本课程设计是带有32位双向移位寄存器。CLK是移位时钟信号，load是并行数据预置使能信号，QB是串行输出端口。此移位寄存器的工作方式是：当CLK的上升沿到来时过程被启动，如果这时预置使能load为低电平，LEFT_RIGHT为低电平，循环右移；如果预置使能load为低电平，LEFT_RIGHT 为高电平，循环左移。 4 Verilog HDL介绍 4.1Verilog语言的特点

VHDL实验代码位移位寄存器

VHDL实验代码：位移位寄存器 --实验6.4 --8位移位寄存器 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY shifter IS PORT ( data_in : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --输入的数据 n : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --移位的数量 dir : IN STD_LOGIC; --移动的方向0:左1:右 kind : IN STD_LOGIC_VECTOR(1 DOWNTO 0); --移动类型00:算术移01:逻辑移10:循环移 clock : IN BIT; --手动时钟PULSE data_out : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) --移位的结果 ); END shifter; ARCHITECTURE behav of shifter IS BEGIN PROCESS (data_in, n, dir, kind) VARIABLE x,y : STD_LOGIC_VECTOR(7 DOWNTO 0); VARIABLE ctrl0,ctrl1,ctrl2 : STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN IF (clock'EVENT AND clock = '1')THEN --产生控制向量ctrl ctrl0 := n(0) & dir & kind(1) & kind(0); ctrl1 := n(1) & dir & kind(1) & kind(0); ctrl2 := n(2) & dir & kind(1) & kind(0); CASE ctrl0 IS WHEN "0000" | "0001" | "0010" | "0100" | "0101" | "0110" => x := data_in; --n=0时不移动 WHEN "1000" => x := data_in(6 DOWNTO 0) & data_in(0); --算术左移1位 WHEN "1001" => x := data_in(6 DOWNTO 0) & '0'; --逻辑左移1位 WHEN "1010" => x := data_in(6 DOWNTO 0) & data_in(7); --循环左移1位

74HC164 串入、并出8 位移位寄存器

8 位串入、并出移位寄存器 1. 概述 74HC164、74HCT164 是高速硅门 CMOS 器件，与低功耗肖特基型 TTL (LSTTL) 器件的引脚兼容。74HC164、74HCT164 是 8 位边沿触发式移位寄存器，串行输入数据，然后并行输出。数据通过两个输入端（DSA 或 DSB）之一串行输入；任一输入端可以用作高电平使能端，控制另一输入端的数据输入。两个输入端或者连接在一起，或者把不用的输入端接高电平，一定不要悬空。 时钟 (CP) 每次由低变高时，数据右移一位，输入到 Q0， Q0 是两个数据输入端（D SA 和 DSB）的逻辑与，它将上升时钟沿之前保持一个建立时间的长度。 主复位 (MR) 输入端上的一个低电平将使其它所有输入端都无效，同时非同步地清除寄存器，强制所有的输出为低电平。 2. 特性 ?门控串行数据输入 ?异步中央复位 ?符合JEDEC 标准no. 7A ?静电放电(ESD) 保护： ·HBM EIA/JESD22-A114-B 超过2000 V ·MM EIA/JESD22-A115-A 超过200 V 。 ?多种封装形式 ?额定从-40 °C 至+85 °C 和-40 °C 至+125 °C 。 3. 功能图 图 1. 逻辑符号

图 2. IEC 逻辑符号 图 3. 逻辑图 图 4. 功能图 4. 引脚信息

图 5. DIP14、SO14、SSOP14 和 TSSOP14 封装的引脚配置 引脚说明 74HC164中文资料(功能,真值表,引脚图及电气参数介绍) SN54HC164,/SN74HC164是8位移位寄存器，当其中一个（或二个）选通串行输入端的低电平禁止进入新数据，并把第一个触发器在下一个时钟脉冲来后复位到低电平时，门控串行输入端（A 和B）可完全控制输入数据。一个高电平输入后就使另一个输入端赋能，这个输入就决定了第一个触发器的状态。虽然不管时钟处于高电平或低电平时，串行输入端的数据都可以被改变，但只有满足建立条件的信息才能被输入。时钟控制发生在时钟输入由低电平到高电平的跃变上。为了减小传输线效应，所有输入端均采用二极管钳位。 https://www.sodocs.net/doc/9f16000420.html,/info/cmos/0083928.html H=高电平（稳定态）L=低电平（稳定态）×=不定↑=从低电平转换到高电平 QA0…QH0=在稳定态输入条件建立前QA…QH 的相应电平 QAn…QHn=在最近的时钟输入条件（↑）建立前QA…QH 的相应电平，表示移位一位

移位寄存器功能测试及应用

实验八移位寄存器功能测试及应用 一、实验目的： 1.掌握中规模4位双向寄存器逻辑功能及使用方法。 2.熟悉移位寄存器的应用，实现数据的串行、并行转换和构成环形计数器 二、实验仪器及材料 a) TDS-4数电实验箱、双踪示波器、数字万用表。 b) 参考元件：74LS194一片。 三、预习要求及思考题 1.预习要求： 1) 复习有关寄存器有关内容。 2）熟悉74LS194逻辑功能及引脚排列。 3）用multisim软件对实验进行仿真并分析实验是否成功。 2.思考题: 1) 使寄存器清零，除采用输入低电平外，可否采用右移或左移的方法？可否使用 并行送数法？若可行，如何进行操作？ 2) 环行计数器的最大优点和缺点是什么? 四、实验原理 1.位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。 本实验选用的4位双向通用移位寄存器，型号为CC40194或74LS194，两者功能相 同，可互换使用，其逻辑符号及引脚图如图8-1所示。 图8-1 74LS194的逻辑符号图及引脚功能图. 其中D0、D1、D2、D3为并行输入端；Q0、Q1、Q2、Q3为并行输出端；S R为右移串行输入端；S L为左移串行输入端；S0、S1为操作模式控制端；C R为直接无条件清零端；CP为时钟脉冲输入端。 74LS194有5种不同操作模式：即并行送数寄存，右移（方向由Q0-->Q3）,左移（方向由Q3→Q0），保持及清零。 S1、S0和C R端的控制作用如表8-1

32位移位寄存器

8位数码扫描显示电路设计 一、实验目的 学习硬件扫描显示电路的设计； 二、实验原理 动态数码扫描显示方式是利用了人眼的视觉暂留效应，把八个数码管按一定顺序进行点亮，当点亮的频率不大时，我们看到的是数码管一个个的点亮，然而，当点亮频率足够大时，我们看到的不再是一个一个的点亮，而是全部同时显示，与传统方式得到的视觉效果完全一样。因此我们只要给数码管这样一个扫描频率，那么就可以实现两个以上的数码管同时点亮。而这个频率我们可以通过一个计数器来产生，只要计数频率足够大，就可以实现我们的要求。事实上，因为数码管点亮不是瞬间就可以的，它也需要一定的时间，该时间与数码管的选择有关系。为了折中这一对矛盾，实验中一般可将计数频率选择在100Hz左右。 图示8位数码扫描显示电路，其中每个数码管的8 个段：h、g、f、e、d、c、b、a（h 是小数点）都分别连在一起，8 个数码管分别由8 个选通信号k1、k2、… k8 来选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k3 为高电平，其余选通信号为低电平，这时仅k3 对应的数码管显示来自段信号端的数据，而其它7 个数码管呈现关闭状态。根据这种电路状况，如果希望在8 个数码管显示希望的数据，就必须使得8 个选通信号k1、k2、… k8 分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。 实验参考扫描显示程序中clk 是扫描时钟；SG 为7 段控制信号，由高位至低位分别接g、f、e、d、c、b、a 7个段；BT 是位选控制信号，接图5-2 中的8 个选通信号：k1、k2、… k8 。程序中CNT8 是一个3 位计数器，作扫描计数信号，由进程P2 生成；进程P3 是7 段译码查表输出程序，进程P1 是对8 个数码管选通的扫描程序，例如当CNT8 等于

实验七 移位寄存器及其应用

实验七 移位寄存器及其应用 一、实验目的 1. 掌握中规模4位双向移位寄存器逻辑功能及使用方法。 2. 熟悉移位寄存器的应用——环形计数器。 二、实验原理 1. 移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又有右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。 本实验选用的4位双向通用移位寄存器，型号为74LS194或CC40194，两者功能相同,可互换使用，其逻辑符号及引脚排列如图 1所示。 图 1 74LS194的逻辑符号及其引脚排列 其中D 3、D 2、D 1、D 0为并行输入端， Q 3、Q 2、Q 1、Q 0为并行输出端；S R 为右移串行输入端，S L 为左移串行输入端，S 1、S 0为操作模式控制端；CR 为直接无条件清零端；CP 为时钟脉冲输入端。74LS194有5种不同操作模式：即并行送数寄存，右移（方向由Q 3→Q 0），左移（方向由Q 0→Q 3），保持及清零。S 1、S 0和CR 端的控制作用如表 1所示。 表 1

2．移位寄存器应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。本实验研究移位寄存器用作环形计致器和串行累加器的线路及其原理。 (1) 环形计数器：把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位， 如图2所示，把输出端Q 0和右移串行输入端S R 相连接，设初始状态Q 3 Q 2 Q 1 Q =1000， 则在时钟脉冲作用下Q 3Q 2 Q 1 Q 将依次变为0100→0010→0001→1000→……，可见它是具 有四个有效状态的计数器，这种类型的计效器通常称为环形计数器。图2电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。

74LS194左右移位寄存器

4位移位寄存器仿真 其中，3D 、2D 、1D 、0D 为并行输入端；3Q 、2Q 、1Q 、0Q 为并行输出端；R S 为右移串行输入端；L S 为左移串行输入端；1S 、0S 为操作模式控制端；R C 为直接无条件清零端；CP 为时钟脉冲输入端。74LS194有5种不同操作模式：并行送数寄存；右移(方向由3Q →0Q )；左移(方向由0Q →3Q )；保持及清零。 1S 、0S 和R C 端的控制作用如表3.10.1所示。 表3.10.1： 输 入 输 出 功能说明 CLR CLK 1S 0S L S R S 1+n A Q 1+n B Q 1+n C Q 1 +n D Q 0 × × × × × 0 0 n A Q 0 n B Q 0 n C Q 异步清0

移位寄存器应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或并行数据转换为串行数据等。 把移位寄存器的输出反馈到它的串行输入端，就可进行循环移位，如图3.10.2所示。把输出端0Q 和右移串行输入端R S 相连接，设初始状态3Q 2Q 1Q 0Q =1000，则在时钟脉冲作用下，3Q 2Q 1Q 0Q 将依次变为0100→0010→0001→1000→……，可见，它是一个具有四个有效状态的计数器，这种类型的计数器通常称为环形计数器。图3.10.2电路可以由 各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。

图3.10.2 四、实验室操作实验内容： 1.逻辑功能验证 移位寄存器（1）将两块74LS74集成片插入IC空插座中,按图41（a）连线,接成左移移位寄存器。接好电源即可开始实验。先置数据0001,然后输入移位脉冲。置数,即把Q3、Q2、Q1、Q0置成0001,按动单次脉冲,移位寄存器实现左移功能。（2）按图42（b）连线,方法同（1）则完成右移移位功能验证。 (a)左移移位

最新32位移位寄存器

8位数码扫描显示电路设计 1 2 一、实验目的 3 学习硬件扫描显示电路的设计； 二、实验原理 4 5 动态数码扫描显示方式是利用了人眼的视觉暂留效应，把八个数码管6 按一定顺序进行点亮，当点亮的频率不大时，我们看到的是数码管一个7 个的点亮，然而，当点亮频率足够大时，我们看到的不再是一个一个的8 点亮，而是全部同时显示，与传统方式得到的视觉效果完全一样。因此9 我们只要给数码管这样一个扫描频率，那么就可以实现两个以上的数码管同时点亮。而这个频率我们可以通过一个计数器来产生，只要计数频 10 11 率足够大，就可以实现我们的要求。事实上，因为数码管点亮不是瞬间12 就可以的，它也需要一定的时间，该时间与数码管的选择有关系。为了折中这一对矛盾，实验中一般可将计数频率选择在100Hz左右。 13 14 图示8位数码扫描显示电路，其中每个数码管的8 个段：h、g、f、e、 15 d、c、b、a（h 是小数点）都分别连在一起，8 个数码管分别由8 个选 16 通信号k1、k2、… k8 来选择。被选通的数码管显示数据，其余关闭。 17 如在某一时刻，k3 为高电平，其余选通信号为低电平，这时仅k3 对应18 的数码管显示来自段信号端的数据，而其它7 个数码管呈现关闭状态。 根据这种电路状况，如果希望在8 个数码管显示希望的数据，就必须使 19 20 得8 个选通信号k1、k2、… k8 分别被单独选通，并在此同时，在段信21 号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。 22 23 实验参考扫描显示程序中clk 是扫描时钟；SG 为7 段控制信号，由高

74LS194左右移位寄存器

4 位移位寄存器仿真 其中， D 3 、 D 2 、 D 1、 D 0 为并行输入端； Q 3 、Q 2 、Q 1 、Q 0 为并行输出端； S R 为右 移串行输入端； S 为左移串行输入端； S 1、S 0 为操作模式控制端； CR 为直接无条件清零 L 端；CP 为时钟脉冲输入端。 74LS194 有 5 种不同操作模式： 并行送数寄存； 右移( 方向由 Q 3 → Q 0 ) ；左移 ( 方向由 Q 0 →Q 3 ) ；保持及清零。 S 1、 S 0 和 CR 端的控制作用如表 3.10.1 所示。 表 3.10.1 ： 输 入 输 出 C LR CLK S S 0 S L S R 1 n Q A 1 Q n B 1 n Q C 1 Q n D 1 功 能 说 明 0 0 0 0 0 异步清 0 × × × × × 1 0 1 × 0 0 ↑ n Q A n Q B Q n C 右移 1 0 1 × 1 1 ↑ n Q A n Q B Q n C 右移 1 1 0 0 × ↑ n Q B n Q C n Q D 左移 1 1 0 1 × ↑ n Q B n Q C n Q D 1 左移 1 1 1 A B C D ↑ × × 并行输入

1 ↑0 0 ××n Q A n Q B Q n C n Q 保持 D 移位寄存器应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或并行数据转换为串行数据等。 把移位寄存器的输出反馈到它的串行输入端，就可进行循环移位，如图 3.10.2 所示。 把输出端Q和右移串行输入端S R 相连接，设初始状态Q3 Q2 Q1 Q0 =1000，则在时钟脉冲0 作用下，Q Q2 Q1 Q0 将依次变为0100→0010→0001→1000→??，可见，它是一个具有3 四个有效状态的计数器，这种类型的计数器通常称为环形计数器。图3.10.2 电路可以由各 个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。 Q 3 Q Q 2 Q 1 0 S R ４位右移寄存器 CP S S 1 图3.10.2 四、实验室操作实验内容： 1. 逻辑功能验证 移位寄存器（1）将两块74LS74 集成片插入IC 空插座中, 按图41（a）连线,接成左移移位 寄存器。接好电源即可开始实验。先置数据0001, 然后输入移位脉冲。置数, 即把Q3、Q2、Q1、Q0 置成0001, 按动单次脉冲, 移位寄存器实现左移功能。（2）按图42（b）连线,方法同（1） 则完成右移移位功能验证。

7.3.3移位寄存器及其应用

7.3.3移位寄存器及其应用 一、实验目的 1、掌握中规模4位双向移位寄存器逻辑功能及使用方法。 2、熟悉移位寄存器的应用——实现数据的串行、并行转换和构成环形计数器。 二、实验原理 1、移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。 本实验选用的4位双向通用移位寄存器，型号为CC40194或74LS194，两者功能相同，可互换使用，其逻辑符号及引脚排列如图10－1所示。 2、移位寄存器应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。本实验研究移位寄存器用作环形计数器和数据的串、并行转换。 (1)环形计数器 把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位， 如图10－2所示，把输出端 Q3和右移串行输入端S R 相连接，设初始状态Q0Q1Q2Q3＝1000，则在时钟脉冲作用下Q0Q1Q2Q3将依次变为0100→0010→0001→1000→……，如表7-29所示，可见它是一个具有四个有效状态的计数器，这种类型的计数器通常称为环形计数器。图7-52 电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。如果将输出Q O与左移串行输入端S L相连接，即可达左移循环移位。 表

图 7-52 环形计数器 (2)实现数据串、并行转换 第一串行/并行转换器串行/并行转换是指串行输入的数码，经转换电路之后变换成并行输出。图10－3是用二片CC40194（74LS194）四位双向移位寄存器组成的七位串/并行数据转换电路。电路中S0端接高电平1，S1受Q7控制，二片寄存器连接成串行输入右移工作模式。Q7是转换结束标志。当Q7＝1时，S1为0，使之成为S1S0＝01的串入右移工作方式，当Q7＝0时，S1＝1，有S1S0＝10，则串行送数结束，标志着串行输入的数据已 图10－3 七位串行 / 并行转换器 串行/并行转换的具体过程如下： 转换前，R C端加低电平，使1、2两片寄存器的内容清0，此时S1S0＝11，寄存器执行并行输入工作方式。当第一个CP脉冲到来后，寄存器的输出状态Q0～Q7为01111111，与此同时S1S0变为01，转换电路变为执行串入右移工作方式，串行输入数据由1片的S R端加入。随着CP 脉冲的依次加入，输出状态的变化可列成表10-3所示。 表10－3 由表10－3可见，右移操作七次之后，Q7变为0，S1S0又变为11，说明串行输入结束。这时，串行输入的数码已经转换成了并行输出了。 当再来一个CP脉冲时，电路又重新执行一次并行输入，为第二组串行数码转换作好了准备。 第二，并行/串行转换器，并行/串行转换器是指并行输入的数码经转换电路之后，换成串行输出。图10－4是用两片CC40194（74LS194）组成的七位并行/串行转换电路，它比图10－3多了两只与非门G1和G2，电路工作方式同样为右移。

4035 CMOS 4位并入-并出移位寄存器

TL F 5964CD4035BM CD4035BC 4-Bit Parallel-In Parallel-Out Shift Register February 1988 CD4035BM CD4035BC 4-Bit Parallel-In Parallel-Out Shift Register General Description The CD4035B 4-bit parallel-in parallel-out shift register is a monolithic complementary MOS (CMOS)integrated circuit constructed with P-and N-channel enhancement mode transistors This shift register is a 4-stage clocked serial reg-ister having provisions for synchronous parallel inputs to each stage and serial inputs to the first stage via JK logic Register stages 2 3 and 4are coupled in a serial ‘‘D’’flip-flop configuration when the register is in the serial mode (parallel serial control low) Parallel entry via the ‘‘D’’line of each register stage is per-mitted only when the parallel serial control is ‘‘high’’ In the parallel or serial mode information is transferred on positive clock transitions When the true complement control is ‘‘high’’ the true con-tents of the register are available at the output terminals When the true complement control is ‘‘low’’ the outputs are the complements of the data in the register The true com-plement control functions asynchronously with respect to the clock signal JK input logic is provided on the first stage serial input to minimize logic requirements particularly in counting and se-quence-generation applications With JK inputs connected together the first stage becomes a ‘‘D’’flip-flop An asyn-chronous common reset is also provided Features Y Wide supply voltage range 3 0V to 15V Y High noise immunity 0 45V DD (typ )Y Low power TTL Fan out of 2driving 74L compatibility or 1driving 74LS Y 4-stage clocked operation Y Synchronous parallel entry on all 4stages Y JK inputs on first stage Y Asynchronous true complement control on all outputs Y Reset control Y Static flip-flop operation master slave configuration Y Buffered outputs Y Low power dissipation 5m W (typ )(ceramic)Y High speed to 5MHz Applications Y Automotive Y Alarm systems Y Data terminals Y Industrial controls Y Instrumentation Y Remote metering Y Medical electronics Y Computers Logic Diagram TL F 5964–1 P S e 0e serial mode T C e 1e true outputs TG e transmission gate TL F 5964–2 Input to output is a)A bidirectional low impedance when control input 1is low and control input 2is high b)An open circuit when control input 1is high and control input 2is low C 1995National Semiconductor Corporation RRD-B30M105 Printed in U S A