esd保护电路

CMOS电路中ESD保护结构的设计

上海交通大学微电子工程系王大睿

1 引言

静电放电(ESD，Electrostatic Discharge)给电子器件环境会带来破坏性的后果。它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，互补金属氧化物半导体(CMOS，ComplementaryMetal-Oxide Semiconductor)的特征尺寸不断缩小，金属氧化物半导体(MOS，Metal-Oxide Semiconductor)的栅氧厚度越来越薄，MOS管能承受的电流和电压也越来越小，因此要进一步优化电路的抗ESD性能，需要从全芯片ESD保护结构的设计来进行考虑。

2 ESD的测试方法

ESD模型常见的有三种，人体模型(HBM，Hu-man Body Model)、充电器件模型(CDM，Charge DeviceModel)和机器模型(MM，Machine Mode)，其中以人体模型最为通行。一般的商用芯片，要求能够通过2kV静电电压的HBM检测。对于HBM放电，其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。

，所以对I／O引脚会进行以下六种测试：

1) PS模式：VSS接地，引脚施加正的ESD电压，对VSS放电，其余引脚悬空；

2) NS模式：VSS接地，引脚施加负的ESD电压，对VSS放电，其余引脚悬空；

3) PD模式：VDD接地，引脚施加正的ESD电压，对VDD放电，其余引脚悬空；

4) ND模式：VDD接地，引脚施加负的ESD电压，对VDD放电，其余引脚悬空；

5) 引脚对引脚正向模式：引脚施加正的ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空；

6) 引脚对引脚反向模式：引脚施加负的：ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空。

VDD引脚只需进行(1)(2)项测试

3 ESD保护原理

ESD保护电路的设计目的就是要避免上作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。这个低阻旁路不但要能吸收ESD电流，还要能钳位工作电路的电压，防止工作电路由于电压过载而受损。这条电路通路还需要有很好的工作稳定性，能在ESD发生时陕速响应，而且还不能对芯片正常工作电路有影响。

4 CMOS电路ESD保护结构的设计

根据ESD的测试方法以及ESD保护电路的原理可知，在芯片中我们需要建立六种低阻ESD电流通路，它们分别是：

1) 引脚焊块(PAD)到VSS的低阻放电通路

2) VSS到PAD的低阻放电通路

3) PAD到VDD的低阻放电通路

4) VDD到PAD的低阻放电通路

5) PAD受到正向ESD放电时，PAD到PAD的通路

6) PAD受到负向ESD放电时，PAD到PAD的通路

7) VDD与VSS之间的电流通路。

大部分的ESD电流来自电路外部，(CMD模型除外，它是基于已带电的器件通过管脚与地接触时，发生对地放电引起器件失效而建立的)，ESD保护电路一般设计在PAD 旁，输入输出(I／O，Input／Out-put)电路内部。典型的I／O电路示意图如图2，它的工作电路由两部分组成：输出驱动(Output Driver)和输入接收器(Input Receiver)。ESD通过PAD导入芯片内部，因此I／O里所有与PAD直接相连的器件都需要建立与之平行的ESD低阻旁路，将ESD电流引入电压线，再由电压线分布到芯片各个管脚，降低ESD的影响。具体到I／O，就是与PAD相连的输出驱动和输入接收器。根据对ESD低阻放电通路的要求，上面六条通路必须保证在ESD发生时，形成与保护电路并行的低阻通路，旁路ESD电流，且能立即有效地钳位保护电路电压。而在这两部分正常上作时，不影响电路的正常工作。

图3是加入ESD电流通路的I／O电路，在图3所列的所有器件中，HBM模式下输出驱动上的NMOS管是最容易受损坏的。因此下面会对输出驱动中NMOS管的ESD 低阻旁路给出比较详细的介绍。

●PS模式下PAD、VSS之间的ESD低阻旁路

每一个I／O引脚电路中都应建立一个PAD到VSS的ESD保护电路(图4)。

常用的ESD保护器件有电阻、二极管、双极性晶体管、MOS管、可控硅(SCR)等。由于MOS管与CMOS工艺兼容性好，我们常采用MOS管构造保护电路。CMOS工艺条件下的NMOS管有一个横向寄生n-p-n(源极-p型衬底-漏极)晶体管，如图5(a)所示。

这个寄生的晶体管开启时能吸收大量的电流。利用这一现象可在较小面积内设计出较高ESD耐压值的保护电路，其中最典型的器件结构就是栅极接地NMOS(GGNMOS，Gate Grounded NMOS)。

在正常工作情况下，NMOS横向晶体管不会导通。当ESD发生时，漏极和衬底的耗尽区将发生雪崩，并伴随着电子空穴对的产生。一部分产生的空穴被源极吸收，其余的流过衬底。由于衬底电阻Rsub的存在，使衬底电压提高。当衬底和源之间的PN结正偏时，电子就从源发射进入衬底。这些电子在源漏之间的电场的作用下，被加速，产生电子、空穴的碰撞电离，从而形成更多的电子空穴对，使流过n-p-n晶体管的电流不断增加，最终使NMOS晶体管发生二次击穿，此时的击穿不再可逆，则NMOS 管损坏。

图5(b)展示了这一过程的I-V特性，其中(Vt1，It1)为衬底和源之间的PN结正偏，横向晶体管开启时的电压电流，(Vh，Ih)为NMOS横向晶体管的钳位电压和电流，(Vt2，It2)是NMOS横向晶体管发生二次击穿时的电压和电流。NMOS管正常工作的区域在Vop之内。为了防止如噪音等外界影响，使NMOS在正常工作区域触发，Vop与Vh之间需要一个安全区。Vox是NMOS管的栅氧击穿电压。如果ESD保护器件的电压设计在安全区与栅氧击穿区之间，电流设计在It2以内，ESD保护器件就能在不损伤管子也不影响工作电路的情况下完成对电路的保护。

我们可以通过ESD钳制电路的HBM耐压值来推断ESD钳制电路器件的大概宽度。如果CCNMOS可通的最大电流密度是10mA／μm，则要达到2kVHBM耐压值，这个ESD钳制电路要经受1.33A的电流(图1)，NMOS的宽度至少是133μm。为了在较小的面积内画出大尺寸的NMOS管子，在版图中我们采用常把它而成手指型(finge-type)，把NMOS管中的单一“手指”作为一个单元，然后多次引用这个单元。画版图时应严格遵循I／O ESD的设计规则。

为了进一步降低输出驱动上NMOS在ESD时两端的电压，可在ESD保护器什与GGNMOS之间加一个电阻(图6)。这个电阻不能影响工作信号，因此不能太大。画版图时可采用多晶硅(poly)电阻。

在ESD发生时，不一定每一个NMOS“手指”会一齐导通，这样ESD保护电路的有效耐压值就由开始导通的几个NMOS“手指”决定。为了避免这种情况，提高FSD器件防护能力，可在NMOS栅极和地之间加一个电阻Rgate(图7)。

由于栅漏间寄生电容的存在，ESD瞬态正电压加在PAD上时，图7中NMOS上的栅极也会耦合一个瞬态正电压，因此NMOS上的每一个“手指”会一齐导通，不用到达Vt1就能进人寄生横向晶体管骤回崩溃区(snapback region)。栅极电压由Rgate放电到地。这个瞬态电压持续的时间由栅漏寄生电容和栅地电阻组成的RC时间常数决定。栅地电阻必须足够大，保证在电路正常工作时这个栅极耦合NMOS管是关闭的。

只采用初级ESD保护，在大ESD电流时，电路内部的管子还足有可能被击穿。如图8所示，GGNMOS导通，理想状况下(图8a)，衬底和金属连线上都没有电阻，吸收

大部分ESD电流。实际情况是(图8 b)，GGNMOS导通，由于ESD电流很大，衬底和金属连线上电阻都不能忽略，此时GGN-MOS并不能钳位住输入接收端栅电压，因为让输入接收端栅氧化硅层的电压达到击穿电压的足GGNMOS与输入接收端衬底间的IR压降。为避免这种情况，可在输入接收端附近加一个小尺寸GGNMOS进行二级ESD保护(图8c)，用它来钳位输入接收端栅电压。在画版图时，必须注意将二级ESD保护电路紧靠输入接收端，以减小输入接收端与二级ESD保护电路之间衬底及其连线的电阻。

●NS模式下VSS，PAD之间ESD低阻旁路

存ESD过程中，如果PAD对VSS负向放电，放电通路由p型衬底和每一个与PAD相连NMOS的漏极产生的寄生二极管组成，如图9所示。此时二极管正向导通，因为二极管正向导通电压小，导通电阻小，有很高ESD防护能力，PAD对VSS的负向放电可以很容易的分布到芯片各个管脚。

●PD模式下PAD，VDD之间ESD低阻旁路

在ESD过程中，如果PAD对VDD正向放电，放电通路由N阱和每一个与PAD相连PMOS的漏极产生的寄生二极管组成。此时二极管正向导通，有很高ESD防护能力，PAD对VDD的正向放电可以很容易的分布到芯片各个管脚。

●ND模式下VDD，PAD之间ESD低阻旁路

在ESD过程中，如果PAD对VDD负向放电，放电通路如图10。PAD对VDD负向放电通路由PMOS横向寄生晶体管组成。电路原理和结构与PS模式下PAD到VSS 的电路类似。

●VDD，VSS之间ESD低阻旁路

VDD，VSS的PAD上也可能发生ESD事件，因此也需要有ESD保护。

在ESD过程中，如果VDD对VSS正向放电，基本的VDD到VSS的保护电路结构是在VDD和VSS之间加一个大尺寸的GGNMOS(如图11)。为了提高VDD到VSS 之间保护电路的效率，减小电源线问寄生电阻电容对其ESD保护性能的影响，可将这个保护电路复制多份，分布到芯片中去。

在ESD过程中，如果VDD对VSS反向放电，ESD电流通过P衬底和N阱形成的二极管被旁路掉，此时这个寄生二极管正向导通，所以它的ESD保护能力强。

●PAD，PAD之间ESD低阻旁路

在PAD到PAD的电流通路中，ESD电流经输入端的ESD保护器件流入电源线，再通过电源线流经各个输出端的ESD保护器件到地。

5 综述

ESD保护电路不是单一芯片引脚的问题，它要从整个芯片全盘考虑。芯片里每一个I／O电路中都需要建立相应ESD保护电路，ESD保护电路在版图中要画在PAD旁。VDD到VSS之间也需要ESD保护电路，VDD到VSS之间的。ESD保护电路在芯片中要能多次引用。每一个有输入接收端的I／O电路上应加二级ESD保护，二级ESD 保护电路在版图中要尽量靠近输入接收端。电源线用于吸收ESD电流，在版图中尽量画宽，减小电源线上的电阻。

双极性集成电路的ESD保护

类别：电子综合阅读：1183

概述

集成电路需要抗静电保护电路，一些保护电路是内置的，一些保护措施则来自具体的应用电路。为了正确保护IC，需要考虑以下内容：

·对IC造成ESD的传递模式

·IC内部的ESD保护电路

·应用电路与Ic内部ESD保护的相互配合

·修改应用电路提高IC的ESD保护能力

IC内部的ESD保护可以阻止传递到芯片内部敏感电路的较高能量，内部钳位二极管用于保护IC免受过压冲击。应用电路的外部去耦电容可将ESD电压限制在安全水平。然而，小容量的去耦电容可能影响IC的保护电路。如果使用小去耦电容，通常需要外部ESD电压钳位二极管。

ESD传递模式

ESD电平用电压描述，这个电压源干与IC相连的电容上的储存电荷。一般不会考虑有上千伏的电压作用于IC。为了评估传递给IC的能量，需要一个模拟放电模型的测试装置。

ESD测试中一般使用两种充电模式(图1)，人体模式(HBM)下将电荷储存在人体模型(100pF等效电容)中，通过人体皮肤放电(1.5kΩ等效电阻)。机器模式(MM)下将电荷储存在金属物体，机器模式中的放电只受内部连接电感的限制。

以下概念对于评估集成电路内部的ESD传递非常有用：

1．对于高于标称电源的电压来说，IC阻抗较低。

IESD=VESD／Z ZHBM=1.5kΩ

2．在机器模式下，电流受特征阻抗(约50Ω )的限制。

ZMM=V／I=L／C0

低阻能量损耗：

E=1／2C0×V2和E=1／2L×I2

3．如果ESD电流主要流入电源去耦电容，施加到IC的电压由固定电荷量决定：

4．能够在瞬间导致IC损坏的能量相当于微焦级，有外部去耦电容时，这一考虑非常重要：

E=1／2 C1×V12

5．耗散功率会产生一定热量，假设能量经过一段较长的时间释放掉，随之降低热量。

P=E／t

ESD能量传递到低阻时可以考虑其电流(点1和2)；对于高阻而言，能量以电压形式传递，为IC的去耦电容充电(3)。对IC造成损坏的典型能量是在不到一个毫秒的时间内将微焦级能量释放到IC(4和5)。

IC内部保护电路

标准保护方案是限制到达IC核心电路的电压和电流。图1所示保护器件包括：

·ESD二极管：在引脚与电源之间提供一个低阻通道。

·电源钳位：连接在电源之间，正常供电条件下不汲取电流，出现ESD冲击时呈低阻。

ESD二极管

二极管连接在测试引脚和电源之间，为ESD电流提供低阻路径。

如果对IC进行HBM测试，测试电路的初始电压是2kV，ESD电流约为1.33A：

IESD=2kV／1.5kΩ±10％

大电流在ESD二极管和引线上产生I-R压降，该电压高于二极管本身的压降。IC可靠性报告中给出了器件设计所能承受的ESD测试电压。

电源钳位

引脚之间需要为ESD电流提供低阻路径，包括电源引脚。钳位电路在正常工作状态下呈现为高阻抗。

双极性IC的钳位操作类似于在受保护核电路中受冲击时呈现击穿状态，钳位晶体管的过压导致集电极-基极之间的雪崩电流，发射结的正向偏置会进一步提高集电极电流，导致快恢复状态。

钳位二极管在IC其它电路遭到破坏之前导通，二极管要有足够的承受力，保证ESD电流不会导致二次击穿。

ESD保护和应用电路

电源去耦电容会影响钳位操作，钳位二极管在低于绝对额定电压的正常供电情况下呈现高阻抗。电荷传递到去耦电容可能产生高于IC额定电压的电平，但还不足以使二极管导通。此时，电容相当于一个能源，迅速将能量释放到IC。

对于一个给定的去耦电容，ESD测试中初始电压的变化遵循电荷守恒。例如，使用一个0.01μF去耦电容，2kV HBM测试电压可以达到20V。

V1=VESD×C0／(C0+C1)或20V=2kV×100pF／(100pF+0.01μF)

被保护引脚电容上的能量如图4所示，对小的去耦电容，钳位二极管通过进入快恢复模式限制V1。电容越大，能量越大。

钳位电压高于器件所能承受的电压(典型值6V)，低于二极管的快恢复电压(～10V)，对于存在去耦电容的情况，由于电容储能可能导致某些问题。如果器件在没有外部电路的情况下进行测试，10V电压是可以接受的，对器件不会构成威胁。

提高ESD保护

使用大尺寸去耦电容有助于提高IC的ESD保护，使用足够大的电容时，ESD电荷不会打开钳位二极管。提高电容值实际上是降低了注入到器件的能量，因为C1远大于C0：

C1电容增大两倍，能量降低一半。

对于高速双极性IC，HBM测试中吸收的最大能量是lμJ；2kV人体模式中，如果电容小于0.02μF，钳位二极管会产生动作，如图4所示。为了使去耦电容的能量低

于lμJ，去耦电容有两种选择：要么容值大于0.05μF，要么小于0.005μF。当使用更高的测试电压时，0.05μF电容的尺寸要增大。

实际应用中，通常不允许使用更大的电容。浪涌电流的要求会限制电容尺寸。如果不控制电压摆率，唯一限制浪涌电流的途径就是限制去耦电容的尺寸。

IIN=C1×dV／dT

去耦电容与电源间的引线总是存在一定量的电感，通常也会接入一个滤波电感。这种配置下，最大浪涌电流取决于滤波电感与去耦电容的特征阻抗，类似于图2提到的机器模式中的电流限制。

这为电源滤波器和ESD保护方案的折中提供了灵活性。

可选方案有：

·使用更大的滤波电容，使最大ESD电压低于IC引脚所能承受的电压。

·使用小的滤波电容，使得IC钳位二极管在低能量时提供可靠保护。

·提高串联电感限制大电容产生的浪涌电流。

·增加外部钳位二极管，使ESD电压低于器件所能承受的电压。

结语

综上所述，在对器件进行ESD测试时，需要参照IC的可靠性报告，确认二极管、钳位二极管和传导路径适合测试电压，选择合适的电源去耦电容。MAXIM的ES D保护方案能够提供高度的可靠性保障，在ESD保护技术领域处于领先地位。经过严格测试的ESD产品能够承受±15kV人体模式、IEC1000-4-2气隙放电模式和±8kV I EC1000-4-2接触放电模式的冲击。

一种应用于深亚微米CMOS工艺的ESD保护电路

鲍剑，王志功，李智群

(东南大学射频与光电集成电路研究所，南京 210096)

摘要：本文研究了一种基于动态栅极悬浮技术的ESD保护电路，并根据全芯片ESD防护的要求设计了试验电路。采用TSMC 0.18μm CMOS工艺实现了试验电路，测试显示芯片的ESD失效电压达到了7kV。

关键词：ESD，ESD保护，动态栅极悬浮

中图分类号：TN402 文献标识码：A 文章编号：1681-1070（2005）08-27-05

1 引言

静电放电(Electrostatic Discharge，ESD)是造成集成电路失效的一个主要原因。随着CMOS工艺特征尺寸的不断缩小，晶体管对于高电压和大电流的承受能力不断降低。0.18μm CMOS工艺的栅氧层的厚度只有4nm左右，只能承受10V 左右的静态电压。天气干燥时，人体所带的静电可高达2 000V，如果接触到集成电路的引脚，放电时产生的瞬间电流会烧毁电路内部的器件。因此为了避免内部电路遭到破坏，商用的集成电路通常都带有ESD保护电路。

本文研究了一种与深亚微米CMOS工艺完全兼容的ESD保护电路，设计了相应的试验电路，并通过测试验证了其有效性。

2 ESD性能的测试方法

在芯片的ESD防护性能测试中，人体放电模型是最为通行也是最基本的模型。人体放电模型中的ESD是指人体因某种原因积累了静电，当人体接触到芯片引脚时，人体的静电就会通过引脚进入芯片内部，再由芯片放电到地。这种静电释放可以在几百个纳秒之内产生几安培的电流，从而造成芯片内部烧毁。

图1所示为人体放电模式(HBM)的工业标准测试等效电路[1]。其中人体的等效电容为100pF，等效电阻为1.5kΩ。100pF电容首先充电到所需的静电电压，再通过1.5kΩ电阻对待测器件(DUT)放电。对于不同的静电电压，ESD放电电流会有很大不同，如图2所示。对于一般的商用芯片，要求能够通过2kV静电电压的HBM检测。

由于进入芯片的静电可以通过任意一个引脚放电，测试时，任意两个引脚(PIN)之间都应该进行放电测试；而且人体积累的电荷可能是正的，也可能是负的，所以每次放电检测都有正负两种极性。这样一来，对于有几十个引脚的芯片进行测试会非常耗费时间。经过简化，一般对每个：I／O引脚会进行六种测试：

①PS-mode：GND接地，引脚施加正的ESD电压对GND放电，其余引脚悬空；

②NS-mode：GND接地，引脚施加负的ESD电压对GND放电，其余引脚悬空；

③PD-mode：VDD接地，引脚施加正的ESD电压对VDD放电，其余引脚悬空；

④ND-mode：VDD接地，引脚施加负的ESD电压对VDD放电，其余引脚悬空；

⑤Pi n-to-Pin positive-mode：引脚施加正的ESD电压，其余所有I／O引脚一起接地，VDD和GND引脚悬空；

⑥Pin-to-Pin negative-mode：引脚施加负的ESD电压，其余所有I／O引脚一起接地，VDd和GND引脚悬空。

VDD引脚只需进行(1)(2)项测试。

3 ESD保护原理

在CMOS工艺中有许多器件可以用来构建。ESD保护电路，像电阻、电容、二极

管、双极性晶体管、MOS管、可控硅(SCR)等。其中，MOS管由于与工艺的兼容性好、便于和数字电路整合而获得了广泛的应用。ESD保护电路对静电放电现象起保护作用的基本原理是：为ESD电流提供一个低阻的放电通路，同时保持端口电压在一个安全的范围内。

3.1 GGNMOS的工作原理

图3所示为CMOS工艺中一个NMOS管及其寄生。NPN三极管的截面图。该寄生NPN三极管的集电极、发射极和基极分别由NMOS的漏极、源极以及衬底构成。ESD保护电路中NMOS管在正常情况下不需要工作，其栅极一般接地，称为GGNMOS。

当源极接地，漏极施加一个不大的电压时，由于栅极接地MOS管没有开启，漏极-衬底PN结处于反偏高阻状态，漏极仅有很小的反偏电流。增大漏极电流，反偏电压也会随之增大直至PN结雪崩击穿，电流Isub也随之增大。当Isub在衬底电阻Rsub上产生的电压大于阈值电压时，寄生三极管将会开启从而分流掉一部分漏极电流。同时由于导通三极管的低阻特性，漏极电压也会降低起到电压钳位的作用。当电流继续增大至It2时，整个器件就会由于过热而毁坏，称为二次击穿。GGNMOS的工作特性如图4所示。可见GGNMOS既提供了一个低阻的放电通道，又能将电压钳制在一个适当的范围，很适合作为。ESD保护电路的主要器件。

由图4中可见GGNMOS承受静电放电时自身的最高电压是三极管开启时的漏极电压Vt1。因此，Vt1不能高于栅氧层的击穿电压。研究还表明，如果在GGNMOS

的栅极上施加一定的电压使得MOS管暂时开启，形成的沟道电流会促使寄生三极管更快导通，表现为Vt1降低从而有利于ESD防护性能的提高。在ESD保护电路中常常采用的栅极耦合NMOS[2]就是基于这个原理。通过在焊盘和栅极之间形成一定的寄生电容，焊盘上的ESD脉冲电压就会耦合到栅极从而开启MOS管。

GGNMOS能够通过的电流与其栅宽有关，通常会采用栅宽较大的MOS管并采用多叉指结构来提高ESD防护的性能。但是，有资料显示ESD防护性能并不是随着叉指的增多而成比例地增加。这主要是由于在静电放电过程中，并不是所有叉指的状态都完全相同(特别是在输出端，一部分叉指会连到前级作为输出缓冲器，一部分叉指接成GGNMOS)。实际上，总是一个或几个叉指的寄生三极管先导通并泄放掉绝大部分电流，因此实际的ESD防护性能会降低，利用动态栅极悬浮技术可以比较有效地解决这个问题[3]。

3.2 动态栅极悬浮ESD保护电路

图5所示即为这次所采用的ESD保护电路，主要器件是gcNMOS和gcPMOS，同时利用动态栅极悬浮技术来提高防护性能[3][4]。该电路同时提供了对VDD和GND 两个方向的保护。在对GND方向上：MNl管是ESD保护的主要器件；虚线框内的三极管QN、衬底电阻Rsub和二极管DN均是寄生元器件，其中DN是由衬底P+掺杂区和MNl的漏极N+掺杂区形成；CP是焊盘和MNl管栅极之间的寄生电容，可以在版图设计时进行调整；MN2管的栅极通过电阻RN连到VDD。这样，在正常工作情况下，MN2导通并将MNl管的栅极拉到地使其关闭，不会影响内部电路正常工作；MN3管的源漏极短接形成一个电容。对VDD方向上的器件与之类似。R1、M1构成第二级ESD保护进一步钳制电压。

在PS模式下，施加的ESD正电压会通过DP等寄生元件耦合到悬空的VDD上，从而影响MN2的栅极电压。但是由于RN和MN3组成的RC网络，MN2的栅极电压会缓慢上升，在达到阈值电压前MN2一直是关闭的。因为MN2没有导通，MNl的

ESD(静电放电)及ESD保护电路的设计

什么是ESD（静电放电）及ESD保护电路的设计 学习资料2008-12-09 08:27:57 阅读592 评论1 字号：大中小订阅 来源：电子系统设计 静电放电(E SD，electrostatic discharge )是在电子装配中电路板与元件损害的一个熟悉而低估的根源。它影响每一个制造商，无任其大小。虽然许多人认为他们是在E SD安全的环境中生产产品，但事实上，E SD有关的损害继续给世界的电子制造工业带来每年数十亿美元的代价。 E SD究竟是什么？静电放电(E SD)定义为，给或者从原先已经有静电(固定的)的电荷(电子不足或过剩)放电(电子流)。电荷在两种条件下是稳定的： 当它“陷入”导电性的但是电气绝缘的物体上，如，有塑料柄的金属的螺丝起子。 当它居留在绝缘表面(如塑料)，不能在上面流动时。 可是，如果带有足够高电荷的电气绝缘的导体(螺丝起子)靠近有相反电势的集成电路(IC)时，电荷“跨接”，引起静电放电(E SD)。 E SD以极高的强度很迅速地发生，通常将产生足够的热量熔化半导体芯片的内部电路，在电子显微镜下外表象向外吹出的小子弹孔，引起即时的和不可逆转的损坏。 更加严重的是，这种危害只有十分之一的情况坏到引起在最后测试的整个元件失效。其它90%的情况，E SD 损坏只引起部分的降级- 意味着损坏的元件可毫无察觉地通过最后测试，而只在发货到顾客之后出现过早的现场失效。其结果是最损声誉的，对一个制造商纠正任何制造缺陷最付代价的地方。 可是，控制E SD的主要困难是，它是不可见的，但又能达到损坏电子元件的地步。产生可以听见“嘀哒”一声的放电需要累积大约2000伏的相当较大的电荷，而3000伏可以感觉小的电击，5000伏可以看见火花。 例如，诸如互补金属氧化物半导体(CMOS, complementary metal oxide semiconductor)或电气可编程只读内存(E PROM, electricall programmable read-only memory)这些常见元件，可分别被只有250伏和100伏的E SD电势差所破坏，而越来越多的敏感的现代元件，包括奔腾处理器，只要5伏就可毁掉。 该问题被每天的引起损害的活动复合在一起。例如，从乙烯基的工厂地板走过，在地板表面和鞋子之间产生摩擦。其结果是纯电荷的物体，累积达到3~2000伏的电荷，取决于局部空气的相当湿度。 甚至工人在台上的自然移动所形成的摩擦都可产生400~6000伏。如果在拆开或包装泡沫盒或泡泡袋中的PCB期间，工人已经处理绝缘体，那么在工人身体表面累积的净电荷可达到大约26000伏。 因此，作为主要的E SD危害来源，所有进入静电保护区域(E P A, electrostatic protected area)的工作人员必须接地，以防止任何电荷累积，并且所有表面应该接地，以维持所有东西都在相同的电势，防止E SD发生。 用来防止E SD的主要产品是碗带(wri s tband)，有卷毛灯芯绒和耗散性表面或垫料- 两者都必须正确接地。另外的辅助物诸如耗散性鞋类或踵带和合适的衣服，都是设计用来防止人员在静电保护区域(EP A)移动时累积和保持净电荷。 在装配期间和之后，P CB也应该防止来自内部和外表运输中的E SD。有许多电路板包装产品可用于这方面，包括屏蔽袋、装运箱和可移动推车。虽然以上设备的正确使用将防止90%的E SD有关的问题，但是为了达到最后10%，需要另一种保护：离子化。

esd保护电路

CMOS电路中ESD保护结构的设计 上海交通大学微电子工程系王大睿 1 引言 静电放电(ESD，Electrostatic Discharge)给电子器件环境会带来破坏性的后果。它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，互补金属氧化物半导体(CMOS，ComplementaryMetal-Oxide Semiconductor)的特征尺寸不断缩小，金属氧化物半导体(MOS，Metal-Oxide Semiconductor)的栅氧厚度越来越薄，MOS管能承受的电流和电压也越来越小，因此要进一步优化电路的抗ESD性能，需要从全芯片ESD保护结构的设计来进行考虑。 2 ESD的测试方法 ESD模型常见的有三种，人体模型(HBM，Hu-man Body Model)、充电器件模型(CDM，Charge DeviceModel)和机器模型(MM，Machine Mode)，其中以人体模型最为通行。一般的商用芯片，要求能够通过2kV静电电压的HBM检测。对于HBM放电，其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。 ，所以对I／O引脚会进行以下六种测试：

1) PS模式：VSS接地，引脚施加正的ESD电压，对VSS放电，其余引脚悬空； 2) NS模式：VSS接地，引脚施加负的ESD电压，对VSS放电，其余引脚悬空； 3) PD模式：VDD接地，引脚施加正的ESD电压，对VDD放电，其余引脚悬空； 4) ND模式：VDD接地，引脚施加负的ESD电压，对VDD放电，其余引脚悬空； 5) 引脚对引脚正向模式：引脚施加正的ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空； 6) 引脚对引脚反向模式：引脚施加负的：ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空。 VDD引脚只需进行(1)(2)项测试 3 ESD保护原理 ESD保护电路的设计目的就是要避免上作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。这个低阻旁路不但要能吸收ESD电流，还要能钳位工作电路的电压，防止工作电路由于电压过载而受损。这条电路通路还需要有很好的工作稳定性，能在ESD发生时陕速响应，而且还不能对芯片正常工作电路有影响。 4 CMOS电路ESD保护结构的设计 根据ESD的测试方法以及ESD保护电路的原理可知，在芯片中我们需要建立六种低阻ESD电流通路，它们分别是： 1) 引脚焊块(PAD)到VSS的低阻放电通路 2) VSS到PAD的低阻放电通路

电路中的ESD保护

电路中的ESD保护 ESD的意思是“静电释放”。集成电路器件工作在一定的电压、电流和功耗限定范围内，大量聚集的静电荷在条件适宜是就会产生高压放电，静电放电通过器件引线的高压瞬时传送，可能会使氧化层断开，造成器件的功能失常。 静电的产生主要包括：摩擦起电、感应起电和接触起电。 ESD保护器件的原理，ESD保护二极管是一种新型的集成化的静电保护器件，其内部相当于是一个齐纳稳压二极管，当输入电流超过它的额定电压时，就会被击穿，把过多的电能量导回大地，以起到保护电路的作用。 ESD保护器件一般接在外部接口处，防止外部产生的静电对电路内部造成影响。 ESD器件的主要性能参数 1、最大工作电压，即是允许长时间连续施加在保护器件两端的电压，在此工作状态下，ESD保护器件不导通，保持高祖状态。 2、击穿电压，即是ESD器件开始工作时的导通电压。 3、钳位电压，即是ESD器件流过峰值电流时，其两端呈现的电压，超过此电压，可能造成ESD器件的永久性损伤。 4、漏电流，在指定的直流电压下，通过ESD器件的电流，一般是nA级的，此电流越小，对被保护电路的影响越小。 5、电容，在给定电压、频率条件下测得的值，此值越小，对被保护的信号传输影响就越小。 6、响应时间，指ESD器件对输入电压钳制到预定电压的时间。 ESD保护器件 TVS管即瞬态抑制二极管是一种二极管形式的高效保护器件，利用P-N结的反向击穿工作原理，将静电高压导入大地，从而保护了电器内部对静电敏感的器件。当TVS二极管的瞬时电压超过电路正常工作电压时，TVS二极管便发生雪崩，提供给瞬时电流一个超低电阻通路，其结果就是瞬时电流通过二极管被引开，避开可被保护器件，并且在电路恢复正常值之前使被保护回路一直处于截止状态，当瞬时脉冲结束以后，TVS二极管自动回复高阻状态，整个回路进入正常电压。TVS二极管的工作特性曲线如下图所示

集成电路的ESD保护

集成电路的ESD保护 概述 静电放电(ESD)会对集成电路(IC)造成破坏性的能量冲击，良好的IC设计能够在IC 装配到应用电路的过程中保护IC免遭ESD冲击的破坏。安装后，IC还必须能够承受ESD穿过静电防护电路进入最终电路的冲击。除此之外，机械防护、电源去耦电容都有助于提高ESD保护能力，但是，如果电容选择不当将会造成IC更容易损坏。为了给IC提供合理的ESD保护，需要考虑以下内容。 ?冲击IC的ESD传递模式 ?内部ESD保护 ?应用电路与IC内部ESD保护的相互配合 ?修改应用电路提高IC的ESD保护能力 ESD传递模式 静电放电强度以电压形式表示，该电压由电容的储能电荷产生，最终传递到IC。作用到IC的电压和电流强度与IC和ESD源之间的阻抗有关。对电荷来源进行评估后建立了ESD测试模型。 ESD测试中一般使用两种充电模式(图1)，人体模式(HBM)下将电荷储存在人体内(100pF等效电容)，通过人体皮肤放电(1.5kΩ等效电阻)。机器模式(MM)下将电荷储存在金属物体，机器模式中的放电只受内部连接电感的限制。 图1. ESD测试模型 以下概念对于评估ESD向IC的传递非常有用：

1. 电压高于标称电源电压时，IC阻抗较低。 对于图1中的HBM模式：Z S = Z HBM = 1.5kΩ 2. 在MM模式下，电流受特征阻抗(约50Ω)的限制。 上述特征阻抗的计算可以从低阻L-C电路的能量(E)推导出来： 3. 如果ESD电流主要流入电源去耦电容，IC电压由储存的电荷量决定： Q = C x V和Q Final = Q Initial V1 x (C0 + C1) = V ESD x C0 (见图1) 4. 能够在瞬间导致IC损坏的能量相当于微焦级，有外部电源去耦电容时，考 虑这一点非常重要，图1中从电源电容(C1)传递到IC的能量是： 5. 耗散功率(P)会产生一定热量，假设能量经过一段较长的时间(t)释放掉，热量 将随之降低： ESD能量传递到低阻电路时需要考虑其电流(上述第1、2条)；对于高阻而言，能量以电压形式通过电荷转移传递到电源去耦电容和寄生电容(第3条)。对IC造成损坏的典型能量是在不到一个毫秒的时间内将微焦级能量释放到IC (第4、5条)。 IC内部保护电路 标准保护方案是限制到达IC核心电路的电压和电流。图1所示保护器件包括：?ESD二极管—在信号引脚与电源或地之间提供一个低阻通道，与极性有关。 ?电源箝位—连接在电源之间，正常供电条件下不汲取电流，出现ESD冲击时呈低阻。 ESD二极管 如果对IC引脚进行HBM测试，测试电路的初始电压是2kV，通过ESD二极管的电流约为1.33A (图2)：

完整ESD及EMI保护方案

完整ESD及EMI保护方案 对于电子产品而言，保护电路是为了防止电路中的关键敏感型器件受到过流、过压、过热等冲击的损害。保护电路的优劣对电子产品的质量和寿命至关重要。随着消费类电子产品需求的持续增长，更要求有强固的静电放电(ESD)保护，同时还要减少不必要的电磁干扰(EMI)/射频干扰(RFI)噪声。此外，消费者希望最新款的消费电子产品可以用小尺寸设备满足越来越高的下载和带宽能力。随着设备的越来越小和融入性能的不断增加，ESD以及许多情况下的EMI/RFI抑制已无法涵盖在驱动所需接口的新一代IC当中。另外，先进的系统级芯片(SoC)设计都是采用几何尺寸很小的工艺制造的。为了优化功能和芯片尺寸，IC设计人员一直在不断减少其设计的功能的最小尺寸。IC尺寸的缩小导致器件更容易受到ESD电压的损害。过去，设计人员只要选择符合IEC61000-4-2规范的一个保护产品就足够了。因此，大多数保 护产品的数据表只包括符合评级要求。由于集成电路变得越来越敏感，较新的设计都有保护元件来满足标准评级，但ESD冲击仍会形成过高的电压，有可能损坏IC。因此，设计人员必 须选择一个或几个保护产品，不仅要符合ESD脉冲要求，而且也可以将ESD冲击钳位到足够低的电压，以确保IC得到保护。图1：美国静电放电协会(ESDA)的ESD保护要求先进技术实现强大ESD保护安森美半导体的ESD钳位性能备受业界推崇，钳位性能可从几种方法观察和量化。使用几个标准工具即可测量独立ESD保护器件或集成器件的ESD钳位能力，包括ESD保护功能。第一个工具是ESD IEC61000-4-2 ESD脉冲响应截图，显示的是随 时间推移的钳位电压响应，可以看出ESD事件中下游器件的情形。图2：ESD钳钳位截图 除了ESD钳位屏幕截图，另一种方法是测量传输线路脉冲(TLP)来评估ESD钳位性能。由于ESD事件是一个很短的瞬态脉冲，TLP可以测量电流与电压(I-V)数据，其中每个数据点都是从短方脉冲获得的。TLP I-V曲线和参数可以用来比较不同TVS器件的属性，也可用于预测电路的ESD钳位性能。图3：典型TLP I-V曲线图安森美半导体提供的高速接口ESD 保护保护器件阵容有两种类型。第一类最容易实现，被称为传统设计保护。在这种类型设计中，信号线在器件下运行。这些器件通常是电容最低的产品。另一类是采用 PicoGuard® XS技术的产品。这种类型设计使用阻抗匹配(Impedance Matched)电路，可保证100 Ω的阻抗，相当于电容为零。这类设计无需并联电感，有助于最大限度地减少封装引起的ESD电压尖峰。图4：传统方法与PicoGuard® XS设计方法的 对比安森美半导体的保护和滤波解决方案均基于传统硅芯片工艺技术。相比之下，其它类型的

MOS芯片的ESD保护电路设计

MOS芯片的ESD保护电路设计 随着CMOS集成电路产业的高速发展，越来越多的CMOS芯片应用在各种电子产品中，但在电子产品系统的设计过程中，随着CMOS工艺尺寸越求越小，单位面积上集成的晶体管越来越多，极大地降低了芯片的成本，提高了芯片的运算速度。 但是，随着工艺的进步和尺寸的减小，静电释放(ESD)，Elecyro Static Discharge)问题变得日益严峻。据统计，在集成电路设计中大约40%的失效电路是ESD问题造成的。 MOS晶体管是绝缘栅器件，栅极通过薄氧化层和其他电极之间绝缘。如果栅氧化层有较大的电压，会造成氧化层击穿，使器件永久破坏。 随着器件尺寸减少，栅氧化层不断减薄，氧化层能承受的电压也不断下降，引起氧化层本征击穿的电场强度约为1 X 107V/cm。如栅氧化层厚度是50 nm 则可承受的最大电压约50 V，当栅氧化层厚度减少到5 nm，则所能承受的最大电压约为5 V。因此外界的噪声电压容易引起栅击穿。 特别是外界各种杂散电荷会在栅极上积累，由于MOS 晶体管的栅电容很小，只要少量的电荷就能形成很大的等效栅压，引起器件和电路失效，这就是ESD问题。例如，人体所带的静电荷可产生高达几kV的电压，在80%的湿度情况下，人走过化纤地毯可能产生1.5 kV静电压。ESD对CMOS集成电路的损伤，不仅会引起MOS器件栅击穿，还可能诱发电路内部发生闩锁效畸应。 另外，静电释放产生的瞬时大电流可能造成芯片局部发热，损害器件和电路。在一般的条件下，ESD不会导致器件即时失效，它往往潜伏在集成电路器件中，这种存在有潜在缺陷的器件在使用时容易失效。 特别是在深亚微米CMOS工艺中，由于溥栅氧化层的击穿电压较低，必须加入有效的在片ESD保护电路以箝位加到内部电路栅氧化层上的过充电压。 1 ESD放电模式与设计方案 电路的输入或输出端与电源和地之间的ESD应力有4种模式 在集成电路中和外界相连的输入、输出端子比内部器什更容易受到ESD损伤。一般电路的输入或输出端与电源和地之间的ESD应力有4种模式： (1)某一输入(或输出)端对地的正脉冲电压(PS模式)：VSS接地，ESD正电压加到该输入输出端，对VSS放电，VDD与其他管脚悬空。 (2)某一输入(或输出)端对地的负脉冲电压(NS模式)：VSS接地，ESD负电压加到该输入输出端，对VSS放电，VDD与其他管脚脚悬空。 (3)某一个输入或输出端相对VDD端的正脉冲电压(PD模式)：VDD接地，ESD正电压加到该输入输出端，对VDD放电，VSS与其他管脚悬空。 (4)某一个输入或输出端相对VDD端的负脉冲电压(ND模式)：VDD接地，ESD负电压加在该输入输出端，对VDD放电，VSS与其他管脚悬空。 防止集成电路芯片输入、输出端受到ESD应力损伤的方法是在芯片的输入和输出端增加ESD保护电路。保护电路的作用主要有两方面：一是提供ESD电流的释放通路;二是电压钳位，防止过大的电压加到MOS器件上。 对CMOS集成电路连接到压点的输入端常采用双二极管保护电镀，图2所示为常见的ESD 保护电路的结构：双二极管保护电路。 二极管D1是和PMOS源、漏区同时形成的，是p+n-结构，二极管D2是和NMOS源、漏区

ESD 保护 layout指南

Application Report SLVA680–February 2015 ESD Protection Layout Guide Guy Yater High Volume Linear ABSTRACT Successfully protecting a system against electrostatic discharge (ESD)is largely dependent on the printed circuit board (PCB)design.While selecting the proper transient voltage suppressor (TVS)founds the basis of an ESD protection strategy,its scope is not covered here.ESD selection guides are available in Technical Documents at https://www.sodocs.net/doc/1916555934.html,/esd for guidance in choosing the correct type of TVS diode for a particular system.With the proper TVS selected,designing a PCB Layout that leverages the strategies outlined in this ESD Layout Guide will provide the PCB designer with an avenue towards successfully protecting a system against ESD. Contents 1 Introduction ...................................................................................................................11.1Optimizing Impedance for Dissipating ESD .....................................................................31.2Limiting EMI from ESD .............................................................................................41.3Routing with VIAs ...................................................................................................51.4Optimizing Ground Schemes for ESD (6) 2Conclusion (8) 1Introduction An ESD event rapidly forces current (see Figure 1),I ESD ,into a system,usually through a user interface such as a cable connection,or a human input device like a key on a keyboard.Protecting a system against ESD using a TVS relies upon the TVS being able to shunt I ESD to ground.Optimizing a PCB Layout for ESD suppression is largely dependant on designing the path to ground for I ESD with as little impedance as possible.During an ESD event,the voltage presented to the protected integrated circuit (Protected IC),V ESD ,is a function of I ESD and the impedance presented to it.Since the designer has no control over I ESD ,lowering the impedance to ground is the primary means available for minimizing V ESD .Lowering the impedance presents several challenges.Mainly,it cannot be of zero impedance,or the signal line being protected would be shorted to ground.In order for the circuit to have a realistic application,the protected line needs to be able to maintain some voltage,usually under a high impedance to ground.This is where the TVS becomes applicable. Figure 1.IEC 61000-4-2Compliant Level 4(8kV ESD)Waveform 1 SLVA680–February 2015 ESD Protection Layout Guide Submit Documentation Feedback Copyright ?2015,Texas Instruments Incorporated

ESD防护与电路设计经验

ESD 防护与电路设计 陶显芳 2013.04.10

静电的产生与防护GB/T17626.2 IEC61000-4-2

物体B 两种不同性质的物体接触在一起，因原子外层电子的能级不同，在其接触的界面处就会产生接点电位差，并产生势垒电荷；当把接触在一起的两种物体进行分离时，两个物体都会带电，这种带电称为静电。由于绝缘体中被极化带电的分子来不及中和，所以绝缘体带电要比导体严重。 带电物体通过电场的作用，会对其周边的物体产生感应，使周边物体产生极化带电；在电场不断产生变化的时候，如果极化带电变化的速度跟不上电场变化的速度，物体就会产生分离带电，即：一个带正电，另一个带负电。很多高分子绝缘材料，其极化带电变化的速度比较慢，所以很容易感应带电，因此，当两种不同性质的高分子绝缘体互相接触后再分离，其带电比其它物质严重，经过

静电抗扰度试验的目的 在天气比较干燥的冬天， 通过皮鞋与地毯摩擦，或不同 材料的衣服互相摩擦，人体很 容易会带上静电，其电压最高 可达15kV。如果人体带上这 个高压静电之后，再触摸一些 敏感电子设备，这些电子设备 中的敏感元器件就很容易被击 穿损坏。右图是电子产品静电 抗扰度试验室的设备配置图， 静电抗扰度试验主要就是模拟 人体带电（静电）对电子产品 的影响或损伤。 静电抗扰度试验一般都称为 ESD（Electro-Static– discharge，静电释放）。

（a）图1 （b）

静电抗扰度试验要点 静电抗扰度试验的关键设备是静 电放电枪，右图是静电放电枪的工 作原理图，试验时，150P电容被充 上2000V以上的电压（模仿人体带 电），然后通过探头与被测设备的 外壳，输入、输出接口，直接触或 部分接触进行放电；或通过探头与 被测设备内部电路的分布电容，以 及被测设备与地之间的电容产生静 电感应，使设备中的敏感元器件感 应带电；或通过对被测设备周边的 导体进行放电所产生的高频电磁场 对被测设备的干扰，以此方法来检 测设备对静电放电或静电感应的承 受能力。

CMOS 电路中ESD 保护结构的设计

CMOS电路中ESD保护结构的设计 作者 王大睿 上海交通大学 微电子工程系 摘 要：本文研究了在CMOS 工艺中I/O 电路的 ESD保护结构设计以及相关版图的要求，其中重点讨论了PAD到VSS电流通路的建立。 关键词：ESD保护电路，ESD设计窗口，ESD 电流通路 Construction Strategy of ESD Protection Circuit Abstract：The principles used to construct ESD protection on circuits and the basic concept ions of ESD protection design are presented. Key words：ESD protection/On circuit, ESD design window, ESD current path 1引言 静电放电（ESD，Electrostatic Discharge）给电子器件环境会带来破坏性的后果。它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，互补金属氧化物半导体（CMOS，Complementary Metal-Oxide Semiconductor）的特征尺寸不断缩小，金属氧化物半导体(MOS, Metal-Oxide Semiconductor)的栅氧厚度越来越薄，MOS管能承受的电流和电压也越来越小，因此要进一步优化电路的抗ESD性能，需要从全芯片ESD保护结构的设计来进行考虑。 2ESD的测试方法 ESD模型常见的有三种，人体模型（HBM ，Human Body Model)、充电器件模型(CDM，Charge Device Model)和机器模型(MM，Machine Mode)，其中以人体模型最为通行。一般的商用芯片，要求能够通过2kV静电电压的HBM检测。对于HBM放电，其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。 图1 人体模式(HBM)的等效电路。人体的等效电阻为 1.5k?。 进入芯片的静电可以通过任意一个引脚放电，测试时，任意两个引脚之间都应该进行放电测试，每次放电检测都有正负两种极性，所以对I/O引脚会进行以下六种测试：

USB3.0应用的ESD保护原理图

USB3.0应用的ESD保护原理图 USB是通用串行总线的简称，这是目前个人计算机与其它外部设备联机使用最为广泛的一种传输接口。该接口最初由英特尔与微软公司倡导发起，其最大的特点是支持热插拔和随插即用，使用者不需要重新开机便可以直接安装或加载硬件驱动程序，使用起来比PCI和ISA 总线要方便很多。 USB 3.0接口分成主机(Host)端与设备(Device)端，必须先有主机端的支持，外围的设备端才能搭配。从芯片大厂英特尔及AMD已开始推出支持USB 3.0的南桥芯片，微软Windows 7也开始提供支持USB3.0的驱动，以及最近市面上的计算机及外围产品中已越来越多地标榜具有USB 3.0功能，可知USB 3.0取代USB 2.0已是既定的趋势。 USB3.0的数据传输速率比USB2.0快十倍，正好满足日益增长的对高画质、大容量存储的需求。无论是数字照片文档、影片文件、电子邮件数据或其它重要数据的复制或备份，甚至是整个计算机系统的备份，均可大幅缩减时间，提升工作效率。除了在计算机上的应用之外，手机与相机也大都使用USB与计算机连接传输数据，并利用USB进行充电。 为实现十倍于USB 2.0的传输速度，必须使用更先进的工艺来设计和制造USB 3.0控制芯片，这也造成USB 3.0的控制芯片对静电放电(ESD)的耐受能力快速下降。此外，当USB 3. 0被广泛用于传输影音数据时，对数据传输容错率会有更严格的要求，使用额外的保护组件来防止ESD事件对数据传输的干扰变得很有必要。除了传输速度的要求之外，USB另一个最重要的特点就是随插即用、随拔即关。但由于在USB传输线内部经常会累积静电，造成在热插拔动作下必然会有一些ESD现象发生，电子系统经常因此而发生工作异常、甚至造成USB连接端口组件毁坏，像ESD等瞬时噪声就是来自这个热插拔动作。 USB3.0连接端口保护组件的要素 ESD保护组件必须同时符合下面五项要求才适合用在USB3.0端口： 首先，ESD保护组件本身的寄生电容必须小于0.3pF，才不会影响USB3.0高达4.8Gbps的传输速率。其次，保护组件的ESD耐受能力必须够高，至少要能承受IEC61000-4-2接触模式8kV ESD的攻击。第三也是最重要的一项要求，在ESD事件发生期间保护组件必须提供够低的箝制电压，不能造成传输数据错误或遗漏，甚至造成系统产品内部电路损坏。第四，保护组件动作后的导通阻值必须够低，这样，除了可以降低箝制电压外，最大的优点是可让组件在遭受高能量ESD攻击时仍能保持低箝制电压，以避免出现保护组件未受损但系统内部电路已无法正常工作甚至损坏的情况。第五，单个芯片即可解决USB 3.0连接端口中所有信号线/电源线的ESD保护需求，尤其是使用在Micro USB接口时，这将大大降低设计布局的复杂度。 以上五项基本要求缺一不可，若有任何一项无法满足，则USB 3.0端口就无法被完善地保护。不过，同时符合以上五项要求的ESD保护组件其本身的设计难度相当高，若非具有丰富经验与扎实技术的设计团队将无法实现。

ESD电路保护设计中的若干关键问题

ESD电路保护设计中的若干关键问题 兼顾ESD抑制器件的电容和布局因素的超高速数据传输线路保护电路设计师在设计实用而可靠的产品过程中面临着许多静电放电（ESD）问题。不仅如此，电子产品市场向更高数据吞吐量和信号速度发展的趋势更使这本已复杂的问题雪上加霜。ESD保护基本上分为两类：即在制造过程中的保护以及在"现实"环境中的保护。 除了保护数据传输线路之外，ESD抑制器件必须保持其信号的完整性。把ESD抑制器设置得距其保护的线路过远有可能降低其有效性。电路板迹线（Board Trace）电感会在芯片上引起额外的电压，即"过冲"。为避免发生这一现象，应尽量把ESD抑制器安放得靠近受保护线路。底线是ESD"解决方案"的选择不再像选择一个额定参数与电路工作电压相符的抑制器那么简单。目前，一种比较有效的解决方案是把电路板的布局以及ESD抑制器件的非抑制电特性考虑在内。在深入研究ESD保护的详细内容之前，回顾一下它的基本知识将有所帮助。 ESD在制造过程中的保护 每当两种不同的材料相互接触后分开时，就会产生这种所谓的"摩擦生电"效应。电荷随后转移至电位较低的物体这一现象被称为"静电放电"。 摆在设计、质量和可靠性组织面前的课题是如何应对其电子产品上的静电转移效应。如果ESD脉冲进入到电子装置的内部，则会对内部电路造成实际损坏。据ESD协会估计：由用户活动所产生的ESD导致的产品受损平均占到27%～33%。不管产品损耗发生在用户端还是在制造过程中，ESD都会招致产品可靠性的下降并减少公司的利润。为了对降低由ESD 导致的损耗提供帮助，芯片制造商可以在其集成电路模片中采用TVS结构。这将使得它们性能更加稳定，并有助于提高芯片生产和电路板制造过程的成品率。 ESD在现实环境中的保护 当把电子产品从制造环境中挪到实际日常应用中将产生很大问题。由最终用户生成并引入电子装置的ESD比在受控制造环境中发现的ESD要严重得多。这就意味着一个能在制造过程中实现高成品率的设计有可能在现场使用时产生较大的损耗。因此，人们对ESD的关注焦点已经从芯片强化（Chip Hardening）向系统强化（System Hardening）转变。 ESD抑制：IC或ASIC即使经受住了制造过程的考验也不能保证就能通过用户"实际"使用的检验。目前，设计师有无数现成的ESD保护方案可以选择，包括隔离电路、滤波电路和抑制元件（如多层可变电阻、硅二极管和新推出的聚合物抑制器）。 虽然这些方法均能增强电子装置的抗ESD性能，但在选择过程中还需考虑一些固有特性。显而易见的特性包括外形尺寸、引出脚配置、焊点布局和漏电流。但是，随着人们对于电路提供更高的信息吞吐量的要求日益迫切，另一个特性变得非常重要，这就是电容。 电容和信号完整性：不管是过去还是现在，抑制器的固有封装电容都可被设计师所利用。在信号频率与任何的干扰频率（像EMI"噪声"和ESD瞬变）之间具有高隔离度的场合，电容还能够起到滤波的作用。本质上起着类似低通滤波器作用的抑制器为瞬变抑制提供箝位功能，并可对耦合到受保护数据传输线路中的干扰高频信号进行EMI滤波。 例如，蜂窝电话的耳机终端工作于较低的频率（音频范围），而ESD和蜂窝电话的工作频率则高得多（900至1900MHz）。这里，从用户角度来看，大电容多层可变电阻和二极管是实施ESD保护的理想选择。它们所具有的一个额外优点是能够对耳机线输出的蜂窝电话辐射信号进行滤波。 然而，这一"优点"在信号速度提高时却会成为一个"缺点"。人们对于高信息吞吐量（视频、音频、数据）的需求对数据传输速率的提高起到了推动作用。这些"高速"数据传输线路

ESD电路保护设计中的若干关键问题

ESD电路保护设计中的若干关键问题 ESD抑制器件的电容和布局因素的超高速数据传输线路保护电路设计师在设计实用而可靠的产品过程中面临着许多静电放电（ESD）问题。不仅如此，电子产品市场向更高数据吞吐量和信号速度发展的趋势更使这本已复杂的问题雪上加霜。ESD保护基本上分为两类：即在制造过程中的保护以及在现实环境中的保护。 除了保护数据传输线路之外，ESD抑制器件必须保持其信号的完整性。把ESD抑制器设置得距其保护的线路过远有可能降低其有效性。电路板迹线（Board Trace）电感会在芯片上引起额外的电压，即过冲。为避免发生这一现象，应尽量把ESD抑制器安放得靠近受保护线路。底线是ESD解决方案的选择不再像选择一个额定参数与电路工作电压相符的抑制器那么简单。目前，一种比较有效的解决方案是把电路板的布局以及ESD抑制器件的非抑制电特性考虑在内。在深入研究ESD保护的详细内容之前，回顾一下它的基本知识将有所帮助。 ESD在制造过程中的保护 每当两种不同的材料相互接触后分开时，就会产生这种所谓的摩擦生电效应。电荷随后转移至电位较低的物体这一现象被称为静电放电。 摆在设计、质量和可靠性组织面前的课题是如何应对其电子产品上的静电转移效应。如果ESD脉冲进入到电子装置的内部，则会对内部电路造成实际损坏。据ESD协会估计：由用户活动所产生的ESD导致的产品受损平均占到27%～33%.不管产品损耗发生在用户端还是在制造过程中，ESD都会招致产品可靠性的下降并减少公司的利润。为了对

降低由ESD导致的损耗提供帮助，芯片制造商可以在其集成电路模片中采用TVS结构。这将使得它们性能更加稳定，并有助于提高芯片生产和电路板制造过程的成品率。 ESD在现实环境中的保护 当把电子产品从制造环境中挪到实际日常应用中将产生很大问题。由最终用户生成并引入电子装置的ESD比在受控制造环境中发现的ESD要严重得多。这就意味着一个能在制造过程中实现高成品率的设计有可能在现场使用时产生较大的损耗。因此，人们对ESD的关注焦点已经从芯片强化（Chip Hardening）向系统强化（System Hardening）转变。 ESD抑制：IC或ASIC即使经受住了制造过程的考验也不能保证就能通过用户实际使用的检验。目前，设计师有无数现成的ESD保护方案可以选择，包括隔离电路、滤波电路和抑制元件（如多层可变电阻、硅二极管和新推出的聚合物抑制器）。 虽然这些方法均能增强电子装置的抗ESD性能，但在选择过程中还需考虑一些固有特性。显而易见的特性包括外形尺寸、引出脚配置、焊点布局和漏电流。但是，随着人们对于电路提供更高的信息吞吐量的要求日益迫切，另一个特性变得非常重要，这就是电容。 电容和信号完整性：不管是过去还是现在，抑制器的固有封装电容都可被设计师所利用。在信号频率与任何的干扰频率（像EMI噪声和ESD瞬变）之间具有高隔离度的场合，电容还能够起到滤波的作用。本质上起着类似低通滤波器作用的抑制器为瞬变抑制提供箝位功能，并可

ESD保护电路设计

esd保护电路设计 ESD的危害。ESD基本上可以分为三种类型，一是各种机器引起的ESD，二是家俱移动或设备移动引起的ESD，三是人体接触或设备移动引起的ESD。这三种ESD对于半导体器件的生产和电子产品的生产都非常重要。电子产品在使用过程最容易受到第三种ESD的损坏，便携式电子产品尤其容易受到人体接触产生的ESD的损坏。在一般情况下ESD会损坏与之相连的接口器件，另一种情况是遭受ESD冲击后的器件可能不会立即损坏，而是性能下降导致产品过早出现故障。 静电放电（ESD）会给电子产品带来致命的危害，它不仅降低了产品的可靠性，增加了维修成本，而且不符合欧洲共同体规定的工业标准EN61000-4-2，产品就不能够在欧洲销售。所以电子设备制造商通常会在电路设计的初期就考虑E SD保护。本文将讨论ESD保护电路的几种方法。 一个问题是RS-232接口电路中接收器对发送器产生交叉串扰。同类产品RS -232接口电路中的ESD保护结构可能对某种波形的ESD或某个ESD冲击电压失效，经过ESD冲击后在接收器输入端和发送器输出端之间形成通路，从而导致接收器对发送器产生交调（图1）。如果RS-232接口电路中有关断电路，那么关断期间经过ESD冲击后更容易产生交调。产生交调后将导致通信失败，而且即使关断工作状态下发送器仍有输出，导致关断失效，使对方RS-232处在接收状态。 当集成电路（IC）经受ESD时，放电回路的电阻通常都很小，无法限制放电电流。例如将带静电的电缆插到电路接口上时，放电回路的电阻几乎为零，造成高达数十安培的瞬间放电尖峰电流，流入相应的IC管脚。瞬间大电流会严重损伤IC，局部发热的热量甚至会融化硅片管芯。ESD对IC的损伤还包括内部金属连接被烧断，钝化层受到破坏，晶体管单元被烧坏。ESD还会引起IC的死锁（L AT C HUP）。这种效应和C MO S器件内部的类似可控硅的结构单元被激活有关。高电压可激活这些结构，形成大电流信道，一般是从V CC到地。串行接口器件的死锁电流可高达1A。死锁电流会一直保持，直到器件被断电。不过到那时，IC通常早已因过热而烧毁了。ESD冲击后可能存在两个不易被发现的问题，一般用户和IEC测试机构使用传统的“环路反馈方法”和“插入方法”进行测试，通常检 测不出这两个问题。 另一个问题是RS-232接口电路对电源产生反向驱动。某些RS-232接口电路中的ESD保护结构经过ESD冲击后可能在输入端与供电电源V CC之间形成电流通路（图2），对供电电源产生反向驱动。如果供电电源没有吸入电流的能力（通常来讲电源输出回路里有一个正向二极管），这将导致电源电压V CC上升，从而损坏RS-232接口电路和系统内的其它电路。因为RS-232接口电路输入端的电压在5V到25V之间，使V CC有可能高于9V，超出电源电压的最大范围而烧坏电路。ESD保护电路最有效的保护措施是介质隔离：用绝缘介质把内部电路和外界隔离开。1mm厚的普通塑料如PV C，聚酯或AB S能够保护8KV的ESD。但是实际的介质不可能没有间隙和接缝，所以材料的蠕变和间隙距离非常重要。L CD显示屏，触摸屏等都有很厚的边角（12mm）隔离内部电路。 ESD保护的第二个方法是屏蔽，防止大的ESD电流冲击内部电路。ESD冲击金属屏蔽外壳时，最初几毫秒

CMOS电路中ESD保护结构的设计原理与要求

CMOS电路中ESD保护结构的设计原理与要求 关键字：静电放电可控硅闩锁CMOS电路 ESD(静电放电)是CMOS电路中最为严重的失效机理之一，严重的会造成电路自我烧毁。论述了CMOS集成电路ESD保护的必要性，研究了在CMOS电路中ESD保护结构的设计原理，分析了该结构对版图的相关要求，重点讨论了在I/O电路中ESD保护结构的设计要求。 1 引言 静电放电会给电子器件带来破坏性的后果，它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，CMOS电路的特征尺寸不断缩小，管子的栅氧厚度越来越薄，芯片的面积规模越来越大，MOS管能承受的电流和电压也越来越小，而外围的使用环境并未改变，因此要进一步优化电路的抗ESD性能，如何使全芯片有效面积尽可能小、ESD性能可靠性满足要求且不需要增加额外的工艺步骤成为IC设计者主要考虑的问题。 2 ESD保护原理 ESD保护电路的设计目的就是要避免工作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。这个低阻旁路不但要能吸收ESD电流，还要能箝位工作电路的电压，防止工作电路由于电压过载而受损。在电路正常工作时，抗静电结构是不工作的，这使ESD保护电路还需要有很好的工作稳定性，能在ESD发生时快速响应，在保护电路的同时，抗静电结构自身不能被损坏，抗静电结构的负作用(例如输入延迟)必须在可以接受的范围内，并防止抗静电结构发生闩锁。 3 CMOS电路ESD保护结构的设计 大部分的ESD电流来自电路外部，因此ESD保护电路一般设计在PAD旁，I/O电路内部。典型的I/O电路由输出驱动和输入接收器两部分组成。ESD 通过PAD导入芯片内部，因此I/O里所有与PAD直接相连的器件都需要建立与之平行的ESD低阻旁路，将ESD电流引入电压线，再由电压线分布到芯片各个管脚，降低ESD的影响。具体到I/O电路，就是与PAD相连的输出驱动和输入接收器，必须保证在ESD发生时，形成与保护电路并行的低阻通路，旁路ESD电流，且能立即有效地箝位保护电路电压。而在这两部分正常工作时，不影响电路的正常工作。 常用的ESD保护器件有电阻、二极管、双极性晶体管、MOS管、可控硅等。由于MOS管与CMOS工艺兼容性好，因此常采用MOS管构造保护电路。 CMOS工艺条件下的NMOS管有一个横向寄生n-p-n(源极-p型衬底-漏极)晶体管，这个寄生的晶体管开启时能吸收大量的电流。利用这一现象可在较小面积内设计出较高ESD耐压值的保护电路，其中最典型的器件结构就是栅极接地NMOS(GGNMOS，GateGroundedNMOS)。

什么是ESD(静电放电)及ESD保护电路的设计

什么是ESD（静电放电）及ESD保护电路的设计静电放电(ESD，electrostatic discharge )是在电子装配中电路板与元件损害的一个熟悉而低估的根源。它影响每一个制造商，无任其大小。虽然许多人认为他们是在ESD安全的环境中生产产品，但事实上，ESD有关的损害继续给世界的电子制造工业带来每年数十亿美元的代价。 ESD究竟是什么？静电放电(ESD)定义为，给或者从原先已经有静电(固定的)的电荷(电子不足或过剩)放电(电子流)。电荷在两种条件下是稳定的： 当它“陷入”导电性的但是电气绝缘的物体上，如，有塑料柄的金属的螺丝起子。 当它居留在绝缘表面(如塑料)，不能在上面流动时。 可是，如果带有足够高电荷的电气绝缘的导体(螺丝起子)靠近有相反电势的集成电路(IC)时，电荷“跨接”，引起静电放电(ESD)。 ESD以极高的强度很迅速地发生，通常将产生足够的热量熔化半导体芯片的内部电路，在电子显微镜下外表象向外吹出的小?弹孔，引起即时的和不可逆转的损坏。 更加严重的是，这种危害只有十分之一的情况坏到引起在最后测试的整个元件失效。其它90%的情况，ESD损坏只引起部分的降级- 意味着损坏的元件可毫无察觉地通过最后测试，而只在发货到顾客之后出现过早的现场失效。其结果是最

损声誉的，对一个制造商纠正任何制造缺陷最付代价的地方。 可是，控制ESD的主要困难是，它是不可见的，但又能达到损坏电子元件的地步。产生可以听见“嘀哒”一声的放电需要累积大约2000伏的相当较大的电荷，而3000伏可以感觉小的电击，5000伏可以看见火花。 例如，诸如互补金属氧化物半导体(CMOS, complementary metal oxide semiconductor)或电气可编程只读内存(EPROM, electricall programmable read-only memory)这些常见元件，可分别被只有250伏和100伏的ESD电势差所破坏，而越来越多的敏感的现代元件，包括奔腾处理器，只要5伏就可毁掉。 该问题被每天的引起损害的活动复合在一起。例如，从乙烯基的工厂地板走过，在地板表面和鞋子之间产生摩擦。其结果是纯电荷的物体，累积达到3~2000伏的电荷，取决于局部空气的相当湿度。 甚至工人在台上的自然移动所形成的摩擦都可产生400~6000伏。如果在拆开或包装泡沫盒或泡泡袋中的PCB期间，工人已经处理绝缘体，那么在工人身体表面累积的净电荷可达到大约26000伏。 因此，作为主要的ESD危害来源，所有进入静电保护区域(EPA, electrostatic protected area)的工作人员必须接地，以防止任何电荷累积，并且所有表面应