BCH编解码器的设计和实现

【题目介绍】

我们小组做的题目是BCH 编解码器的设计和实现。系统分为四部分： 1． 单片机串并变换

2． (7，4)BCH 编码器

3． FSK 调制发射和FSK 解调 4． (7，4)BCH 解码器

首先，计算机通过串口向单片机发送串行ASCII 码数据，单片机把这些串行数据进行串并变换后，把每个8位的ASCII 码并行送入 (7，4)BCH 编码器，8位并行数据在编码后变为14位的串行数据，FSK 调制模块将编码后的数据发射，然后解调模块进行接收(中途没有经过无线信道，因为无法模拟)，解调后得到编码后的数据，送给(7，4)BCH 解码器进行解码，然后解码器将解码得到的8位ASCII 码送给单片机，单片机将并行ASCII 码进行并串变换后，将串行数据送入计算机串口，这时，在屏幕上将显示接收到的ASCII 码。 【分工】

＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 【编码模块原理】

编码方式：将信息码多项式i(x)升n-k 次幂后除以生成多项式g(x)，然后将所得余式置于升幂后的信息多项式i(x)之后。可以用下式表示：

)

()

()()()(x g x r x q x g x i x k n +=?- r(x)为监督码多项式

系统循环码多项式为： )()()(x r x i x

x c k

n +?=-

要得到监督位，关键要进行多项式除法，可以用带反馈的线性移位寄存器来实现。

(n, k)BCH 码生成多项式g(x) = 1 + g 1x + g 2x 2 + ... + g n-k-1x n-k-1 + x n-k

（n ，k ）BCH 码编码电路：

若前n-k次移位只是用于将信息码元输入移位寄存器，还需n-k次移位才能输出监督码元，其间存在n-k位间隙。通过时钟控制开关可以使编码过程流畅，不存在时间间隙。

编码器的开关动作如下：

1 到k个时钟节拍，信息比特直接输出（S2置于2）同时计算余式——监督码，

每当一个“1”移出寄存器进入反馈线，相当于从被除式中减去除式。

k+1到n个时钟节拍，监督码位输出（S2置于1），断开移位寄存器的反馈线（S1--off）

◆(7, 4)BCH码生成多项式g(x) = 1 + x + x3一次编码过程产生4位信息码元和3位监

督码元，3位监督码指示的8种校正子图样中，一种代表无误码，其余7种能纠正一位误码。

（7，4）BCH码编码电路：

编码器的开关动作如下：

1 到4个时钟节拍，信息比特直接输出（S2置于2）同时计算余式——监督码。

5到7个时钟节拍，监督码位输出（S2置于1），断开移位寄存器的反馈线（S1--off）

【编码模块系统框图】

clk 时钟节拍

reset 是来自单片机的数据有效信号(脉冲信号)

din_v[7..0] 是单片机向FPGA发出的并行信号

dout 是编码后的串行信号，头三位为高电平帧信号

当reset的上升沿到来时，读取单片机发出的并行数据信号din_v[7..0]，首先产生3位高电平信号送至dout。然后启动编码电路，8位信息码分两组进行编码，历时14个时钟节拍，加上帧信号共17个时钟节拍。

reset 信号上升沿的识别

reset上升沿的识别捕捉是启动编码过程的关键，若采用同于捕捉时钟信号上升沿的方法（if reset’ event and reset=’1’），会导致上升沿的嵌套捕捉，不能通过编译。

用两路信号Q1,Q2分别在时钟的上升沿和下降沿采集reset信号

Process begin

Wait until clk'event and clk='1';

Q1<=reset;

End process;

Process begin

Wait until clk'event and clk='0';

Q2<=reset;

End process;

判断reset 上升沿的标准是(Q1 xor Q2)='1') and reset='1' 即Q1,Q2不等且reset='1'时。

Reset 上升沿出现在时钟的高电平，Q1,Q2不等状态恰好卡住时钟信号上升沿

Reset 上升沿出现在时钟的低电平Q1,Q2不等状态卡住时钟信号下降沿

编码的控制信号往往是要靠reset上升沿起动，而后在时钟沿时有相应动作。倘若要先判断时钟沿的来临（比如上升沿），再判断是否有Q1,Q2不等的状态，有一半的概率会捕捉不到reset上升沿，因为显然Q1,Q2不等状态以0.5的概率卡住时钟信号下降沿。

为了使判断Q1,Q2状态不受到时钟沿的限制，要先判断是否有Q1,Q2不等的状态，然后判断时钟沿的来临。

If(((Q1 xor Q2)='1')and reset='1')then

。。。。

Elsif (clk'E VENT and clk=‘1’) then

。。。。

End if;

◆din_v[7..0]并行信号转换成编码电路的串行输入

从单片机送入FPGA的是8位并行信号，为了满足移位寄存器的串行操作。必须转换成串行信号。在编码过程的每个时钟节拍，8位信号逐次向前移位，取出头位，即为串行信号

移位条件：信息码输出时移位

If (((Q1 xor Q2)='1') and reset=‘1’) then

bufferv<=din_v;

Elsif (clk'event and clk='1') then

If (workk=‘1’) then

If (vdin=‘1’) then

bufferv (6 downto 0)<=bufferv (7 downto 1);

end if；

End if;

End if;

◆帧头信号的产生

由于从单片机发过来的并行数据是一帧一帧间断的，dout不是一直都输出有效编码信号，为了使解码器能够识别出每一帧，必须在有效编码信号前添加一个“帧头”。

采取的“帧头”是连续发三个“1”，然后是14个时钟节拍的编码输出信号。

dout帧头

用一个计数变量countt 控制三个节拍的帧头

reset上升沿来到时，countt就开始启动计数，由于电路的反馈作用，countt的初值不是“000”故选用了“011”“100”“101”这三个状态dout输出高电平。

在时钟下降沿的时候对countt进行计数，在时钟上升沿的时候利用count状态来判断相应操作。

If (((Q1 xor Q2)=‘1’) and reset=‘1’) then

countt<="001"; flag1<='1'; //flag1 表示countt计数已启动

Elsif (clk'event and clk='0') then

If (flag='1' and flag1=‘1’) then

countt<=countt+1;

End if;

If (countt="101") then

countt<="110"; flag1<='0';

End if;

End if;

If (clk'event and clk=‘1’) then

Case countt is

When "001" => flag<='1';

When "010" => flag<='1';

When "011" => flag<='1';dout<='1';

When "100" => flag<='1';dout<='1';

When "101" => flag<='0';。。。

When others => dout<=。。。; 。。。

End case;

End if;

开关S1 , S2等控制信号的产生

vdin 移位寄存器反馈控制信号

vdin=‘1’，构成反馈环，信息码输出

vdin=‘0’，断开反馈环，监督码输出

workks 编码工作信号

workks=‘1’，编码的14个节拍中

workks=‘0’，其余

帧头信息码0001 监督码011

输入的串行信号为00010001，得到信息码0001。监督码011，不编码期间dout=0 cout 是循环周期为7的计数信号，1，2，4，3节拍输出信息码，6，7，5节拍输出监督码。

【解码模块系统框图】

在这个大实验中，我主要负责了(7，4)BCH 解码器的实现，下面我也主要做关于解码器的总结。

【理论介绍】

该BCH 译码器实际上是基于错误图样识别的译码器，也叫做梅吉特译码器，它的原

理图如下所示：

错误图样识别器是一个具有n-k 各输入端的逻辑电路，原则上可采用查表的方法，根据

校正子找到错误图样，利用循环码的特性可以简化识别电路。梅吉特译码器特别适合纠正t<=2个随机独立错误的纠错码。

(7,4)循环汉明码的生成多项式是1)(3

++=D D D g ，相应的梅吉特译码器如下图所

示：

但是由于这种电路译一组码共需2n个节拍，必须等第一组码元移出缓存器后才能接收第二组，因此只能间歇的工作，为了使译码连续，实际电路必须再加以个校正子计算电路，；两个除法电路并联，交替工作。

(7，4)循环码完整译码器电路如下图所示：

解码器各门的状态和时钟节拍的关系

门1：clk 在1-5 、8-12、15-18时处于打开状态，表示输入的数据打入缓存

门2：clk在8-12 15-18时处于打开状态，表示选通第一路做校正子计算

门3：为门2的反，表示选通第二路做校正子计算

门4：clk在1-8 15-18时处于打开状态，表示选择第一路的校正子用于校正运算

门5：为门4的反，表示选择第二路的校正子做校正运算

帧识别问题

由于从单片机发过来的并行数据是一帧一帧的，为了使解码器能够顺利的识别出每一帧，必须在编码之后，每个帧前面添加一个“帧头”以便于解码器准确的探测帧。在这个实验中，我们采取的“帧头”就是在信息数据前面连续发三个“1”，这样，在解码端，在探测帧的时候，发现连续的三个“1”，则认为有一个帧到来。经过FPGA的仿真，帧识别问题可以通过这种方法成功的解决。

软件仿真的结果：

输入有一位误码时：

可见，对于一位误码情形，(7，4)BCH解码器能够正确的纠错。附录：解码器源程序(VHDL)

library IEEE;

use IEEE.std_logic_1164.ALL;

use ieee.std_logic_unsigned.all;

entity decoder is

port (clk,din: in std_logic;

dout: out std_logic_vector(7 downto 0);

ready:out std_logic);

end decoder;

architecture decodera of decoder is

signal buf: std_logic_vector(3 downto 0 );

signal gate1, gate2, in_b,out_b,enable,dout1,dout2: std_logic;

signal s1,s2:std_logic_vector(2 downto 0);

signal out_buf:std_logic_vector(7 downto 0);

signal din_buf:std_logic; --串行输入数据的寄存器

signal detect_buf:std_logic;

begin

detect_buf<=din;

ready<=enable;

--4级缓存器

cache:process(clk)

begin

wait until clk'event and clk='1';

if enable='1' then

din_buf<=din;

if in_b='1' then

buf<=buf(2 downto 0) & din_buf;

end if;

end if;

end process cache;

--校正子计算电路

syndrome: process (clk)

begin

wait until clk'event and clk='1';

if enable ='1' then

--如果gate1为1，则选通第一路

if gate1='1' then

s1(0)<=s1(2) xor din_buf;

s1(1)<=s1(0) xor s1(2);

s1(2)<=s1(1);

s2(0)<=s2(2);

s2(1)<=s2(0) xor s2(2);

s2(2)<=s2(1);

else

s2(0)<=s2(2) xor din_buf ;

s2(1)<=s2(0) xor s2(2);

s2(2)<=s2(1);

s1(0)<=s1(2);

s1(1)<=s1(0) xor s1(2);

s1(2)<=s1(1);

end if;

end if;

end process syndrome;

output:process(clk)

begin

wait until clk'event and clk='1';

if out_b='1' then

case gate2 is

when '1'=>out_buf<=out_buf(6 downto 0)&((s1(0) and (not s1(1)) and s1(2)) xor buf(3));

when others=>out_buf<=out_buf(6 downto 0)&((s2(0) and (not s2(1)) and s2(2)) xor buf(3));

end case;

end if;

end process output;

--采集帧以及设置各个门的进程

clock: process(clk)

variable count:integer range 0 to 20;

variable shit:integer range 0 to 2;

begin

wait until clk'event and clk='1';

--探测帧,设置enable信号

--探测到帧时，将计数器清零，准备计数

if enable='0' then

if detect_buf='1' then

case shit is

when 0 => shit:=1;

when 1 => shit:=2;

when 2 => shit:=0;enable<='1';

end case;

else

shit:=0;

end if;

count:=0;

gate1<='1';

gate2<='1';

in_b<='1';

out_b<='0';

else

case count is

when 4 => in_b<='0';

when 7 => in_b<='1'; out_b<='1'; gate1<='0';

when 11 => in_b<='0'; gate2<='0'; out_b<='0';

when 14 => in_b<='1'; out_b<='1'; gate1<='1';

when 19 => count:=0;in_b<='0'; out_b<='0';dout<=out_buf;enable<='0';

when others => count:=count;

end case;

count:=count+1;

end if;

end process clock;

end decodera;

【单片机接口】

单片机用于实现电脑（串口）与FPGA（并口）之间的数据通信。主要利用了8051单片机的串行口方式1的收发功能。

端口设置：

P3.0（RXD）：串口收（自电脑串口）

P3.1（TXD）：串口发（向电脑串口）

P0.0：给FPGA的数据有效信号（电平翻转时刻取数据）

P1：并口发（向FPGA）

P0.1：自FPGA的数据有效信号（电平翻转下降延取数据）

P2：并口收（自FPGA）

串口通信的波特率设置为1200b/s，对于时钟振荡频率为11.059MHz的单片机，定时器T1工作在模式2，初值为E8H。

串行口控制字SCON＝50H。即采用方式1、SM2＝0、REN＝1、TI＝RI＝0。

接收电脑的串口数据采用中断方式，向电脑串口发送数据采用查询方式。

具体的，从电脑串口到FPGA并口的通信：RXD口（P3.0）一直接收来自电脑串口的数据（SCON寄存器中REN位置1），每收完一帧数据（收到9位数据），则将收到的前8位数据装入串行口的SBUF寄存器，最后一位作为停止位存入RB8（SCON.2），并置位RI。RI＝1后，进入中断服务程序。在判断引起中断位为Ri后（否则，Ti清0，中断返回），Ri 清0，将串行口的缓冲寄存器SBUF寄存器中数据发到P1口，一定延时后（确保FPGA取走数据有效），P0.0口电平翻转，中断返回。至此从电脑串口到FPGA并口的一帧数据通信完成，等待下一次RI＝1，开始下一次通信过程。

从FPGA并口到电脑串口的通信：单片机主程序一直循环检测P0.1口电平，当电平变为0且之前电平为1时，将P2口数据发到单片机串行口寄存器SBUF中，单片机自动开始向电脑串口发送一帧串行数据及存在RB8（SCON.2）中的停止位。至此从FPGA并口到电脑串口的数据通信完成，程序继续循环检测P0.1口电平

主程序流程图中断服务程序流程图

org 0000h

ajmp main

org 0023h

ajmp sbr1

org 0150H

main: mov tmod,#22h ;串口初始化

mov tl1,#0e8h

mov th1,#0e8h

mov pcon,#00h

mov scon,#50h

setb tr1

setb ea

setb es

loop: jnb p0.1,$

jb p0.1,$ ;判断P0.1口下降沿

mov sbuf,p2 ;从P2口收并口信号

sjmp loop

org 0200h

sbr1: jb ri,sin

clr ti

reti

sin: clr ri

mov p1,sbuf ;p1口发并口信号

mov r0,#10h ;延时

djnz r0,$

cpl p0.0 ;P0.0口电平翻转

reti

end

【FSK调制与解调】

1．FSK调制

FSK是最简单的一种数字调制手段。通常调制信号为一列串行码流，根据每时刻信息比特的取值不同，输出不同频率的波形。最简单的做法是：输入调制信号为S（n），S（n）＝1时，输出一个频率的方波；S（n）＝0时，输出另一频率的方波。

VHDL代码为：

RF<=(Din and Freq_h) or ((not Din) and Freq_low);

其中Din为输入调制信号，Freq_h为频率较高的一方波，Freq_low为频率较低的一方波，RF为以调波输出。

2．FSK解调

FSK解调也十分方便。我采取的作法是：以欲解调信号的时钟周期为周期，对接收到的FSK信号进行计数，若该周期内计数结果小于门限，则认定该周期为0码，否则为1码。

VHDL代码为：（包括调制部分）

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity FSK_send is

port (

Din:in std_logic;

Freq_h:in std_logic;

Freq_low:in std_logic;

FSK_out:out std_logic;

S_clk:in std_logic;

clr:out std_logic;

Dout:out std_logic

);

end FSK_send;

architecture Module of FSK_send is

signal RF:std_logic;

signal S_clkh:std_logic;

signal S_clkv:std_logic;

signal S_delay:std_logic;

signal clk:std_logic;

signal clear:std_logic;

signal count:std_logic_vector(4 downto 0);

--------------------------------------------------------------------------- begin

RF<=(Din and Freq_h) or ((not Din) and Freq_low);

FSK_out<=RF;

process(Freq_h,S_clk)

begin

if(S_clk'event and S_clk='1')

then

S_clkh<=not S_clkh;

end if;

if(Freq_h'event and Freq_h='1')

then S_delay<=S_clkh;

end if;

if(Freq_h'event and Freq_h='0')

then S_clkv<=S_delay;

end if;

end process;

clear<=S_delay xor S_clkv;

clr<=clear;

process(RF)

begin

if(clear='1')

then count<="00000";

elsif(RF'event and RF='1')

then count<=count+1;

end if;

end process;

process(S_clk)

begin

if(S_clk'event and S_clk='0')

then Dout<=count(4)or count(3) or count(2) ;

end if;

end process;

end Module;

3．仿真结果

【完成情况】

我们小组在整个实验过程中，完成了（7，4）BCH编码器与解码器，单片机串口通信程序以及FSK调制解调模块的设计工作。各模块在单独工作时，效果令人满意。在实验结束时，我们完成了（7，4）BCH编码器与解码器，单片机串口通信程序（即PC机与实验板的联机调试实验）连接调试，最初时我们的系统漏码情况比较严重，请仔细检查发现问题出自编码模块中一个状态机逻辑方面的问题，漏码问题得以解决。由于时间有限，我们没能完成FSK调制解调模块的连接，但是这个部分比较简单，我们认为基本没有什么问题。

总体来说，通过这次实验我们得到很大收获。我们用VHDL实现了（7，4）BCH编码器与解码器、FSK调制解调器；编写了串口通信的PC机程序、单片机程序；并通过FPGA 实验板锻炼了动手能力。实验过程并不是十分顺利的，我们遇到了各种各样的问题，但是在分析和解决问题的同时，我们积累了经验并得到了提高。同时，我们也很清楚整个实验中还有很多不足之处。事实上，通信系统中需要解决的很多问题（例如时钟同步，载波恢复，帧识别等）我们实际并没有解决。

通信编解码器设计

天津大学 课程设计任务书 2012 —2013 学年第 1 学期 电子与信息工程系电子信息工程专业 课程设计名称： EDA技术及应用 设计题目：通信编解码器设计 完成期限：自 2013 年 1月 4 日至 2013 年 1 月 10 日共 1 周 一．课程设计依据 在掌握常用数字电路原理和技术的基础上，利用EDA技术和硬件描述语言，EDA开发软件（Quartus Ⅱ）和硬件开发平台（达盛试验箱CycloneⅡFPGA）进行初步数字系统设计。 二．课程设计内容 采用状态机结构设计简易串行数据编码器，实现NRZ码转换为差分码，双相码和曼彻斯特码功能，串行数据速率为9600bit/s，扩展设计：超采样，频率1MHz实现数据实现960bit/s传输。要求通过仿真验证。 三．课程设计要求 1.要求独立完成设计任务。 2.课程设计说明书封面格式要求见《天津城市建设学院课程设计教学工作规范》附表1 3.课程设计的说明书要求简洁、通顺，计算正确，图纸表达内容完整、清楚、规范。 4.测试要求：根据题目的特点，采用相应的时序仿真或者在实验系统上观察结果。 5.课设说明书要求： 1)说明题目的设计原理和思路、采用方法及设计流程。 2)系统框图、VHDL语言设计清单或原理图。 3)对各子模块的功能以及各子模块之间的关系作较详细的描述。 4)详细说明调试方法和调试过程。 5)说明测试结果：仿真时序图和结果显示图。并对其进行说明和分析。 指导教师（签字）： 教研室主任（签字）： 批准日期： 2012年 12 月 22 日

目录 第一章通信解码器概述 (1) 1.1 几种码的介绍 (1) 1.1.1 NRZ码 (1) 1.1.2 差分码 (1) 1.1.3 曼彻斯特码(又称双相码) (1) 1.2 总体方案概述 (2) 1.3 用状态机设计差分码编码器 (2) 1.3.1 状态机简介 (2) 1.3.2 对编码器的设计 (3) 1.4 曼彻斯特码模块程序 (3) 第二章转码器的设计与仿真 (6) 2.1 功能描述 (6) 2.2 差分码源程序（基于Verilog HDL语言） (6) 2.3 功能模块的仿真 (7) 2.4 曼彻斯特码源程序（基于Verilog HDL） (8) 2.5 功能模块仿真 (10) 第三章转码器的综合及硬件验证 (11) 3.1 转码器码的综合 (11) 3.1.1 曼彻斯特码转码器 (11) 3.1.2 差分码转码器 (11) 3.2 图形文件 (11) 第四章转码器的设计总结 (12) 4.1 设计调试 (12) 4.2 设计心得 (12) 参考文献 (13)

编码器和译码器的应用

编码器、译码器及应用电路设计 一、实验目的： 1、掌握中规模集成编码器、译码器的逻辑功能测试和使用方法； 2、学会编码器、译码器应用电路设计的方法； 3、熟悉译码显示电路的工作原理。 二、实验原理： 1、什么是编码： 教材说：用文字、符号、或者数字表示特定对象的过程称为编码 具体说：编码的逻辑功能是把输入的每个高、低电平信号编成对应的二进制代码 2、编码器74LS147的特点及引脚排列图： 74LS147是优先编码器，当输入端有两个或两个以上为低电平，它将对优先级别相对较高的优先编码。其引脚排列图： 3、什么是译码：译码是编码的逆过程，把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出，译码器广泛用于代码转换、终端的数字显示、数据分配、组合控制信号等。 译码器按照功能的不同，一般分为三类：二进制译码器、二—十进制译码器、显示译码器。 （1）变量译码器（用以表示输入变量的状态） 74LS138的特点及其引脚排列图：反码输出。 ABC是地址输入端，Y0—Y7是输出端，G1、G2A’、G2B’为 使能端，只有当G1=G2A’=G2B’=1时，译码器才工作。 （2）码制变换译码器：用于同一个数据的不同代码之间的相互转换，代表是4—10线译码器 译码器74LS42的特点及其引脚排列图： 译码器74LS42的功能是将8421BCD码译成10个对象 其原理与74LS138类同，只不过它有四个输入端， 十个输出端，4位输入代码0000—1111十六种状态组合

其中有1010—1111六个没有与其对应的输出端， 这六组代码叫做伪码，十个输出端均为无效状态。 （3）数码显示与七段译码驱动器：将数字、文字、符号的代码译成数字、文字、符号的电路 a、七段发光二极管数码显示管的特点：（共阴极） b、七段译码驱动器： 4、在本数字电路实验装置上已完成了译码器74LS48和数码管之间的连接图。 三四五脚接高电频，数码管的单独端接低电频。

8421码到余三循环码的转换电路仿真课设报告

东北大学秦皇岛分校计算机与通信工程院 电子线路课程设计 具有数显的数码转换电路（8421码—余3循环码）

课程设计任务书 专业：通信工程学号：4101015 学生姓名：吴玉新 设计题目：具有数显的码制转换电路8421码—余3循环码一、设计实验条件 高频实验室 二、设计任务及要求 1. 要求输入为8421码。输出为余三循环码 2. 输出要具有数显功能 三、设计报告的内容 1.前言 数字电路课程设计是继“数字电路”课后开出的实践环节课程其目的是训练学生综合运用学过的数字电路的基本知识独立设计比较复杂的数字电路能力。设计建立在硬件和软件两个平台的基础上。硬件平台是可编程逻辑器件所选器件可保存在一片芯片上设计出题目要求的数字电路。软件平台是multisim通过课程设计学生要掌握使用EDA电子设计自动化工具设计数字电路的方法包括设计输入便宜软件仿真下载及硬件仿真等全过程。数字电路课程设计在于更好的让学生掌握这门课程并且了解其实用性知道该门课程和我们的生活息息相关并且培养学生的动手能力让学生对该门课程产生浓厚的兴趣。 2.设计内容及其分析 （1）方案一 1.设计思路 设计8421转余三循环码主要是考虑怎样找到二者之间的联系。列出真值表后，根据值为1的那些项列出表达式，用最小项之和表示。然后根据卡诺图进行

化简，得出最简表达式。最后根据表达式，在Multisim上画图仿真，用灯的灭（表示0）和亮（表示1）来表示码制的转换。即可得到8421码对余三循环码的转换。 真值表： 表1 8421转余三循环码真值表 根据真值表得出表达式： X4=A——C X3=B——C——+ A——BCD+A——B——D—— X2=A B——C——D——+A——B+A——C+A——D X1=A B——C——+A——BD+A——BC 根据表达式画出逻辑电路图：

视频编解码芯片

芯片厂商如何改变视频监控行业() 随着中国安防市场近年来的迅速增长，芯片市场也随之得到了强劲发展。安防行业的需求逐渐明确，芯片厂家开始关注并主动去推广安防这个潜力巨大的市场。安防行业的发展吸引了越来越多的芯片厂商加入，成为继工业自动化、消费电子、电话机等领域之后一个新的利润角逐场。 然而，表象背后，是否会续写电脑行业的悲哀，频频受制于英特尔？“狼来了”的口号是否会在安防行业响起？值得我们欣慰的是，安防行业产品种类繁多，应用情况又各不相同，这也就决定了芯片厂商还没有能力“一手遮天”。 未来，将会有越来越多的芯片厂商将目光投向芯片，致力于提高集成度，引入先进工艺，降低系统成本，改善系统性能以增强市场竞争力。为下游用户带来更多价值，从而推动产业向更深、更广的范围发展。 目前，中国已成为全球最大的安防市场。中国安防产值从十年前两百多亿元增长到目前的两千亿元，安防各类产品、系统、解决方案的应用层出不穷，安防市场出现难得的“百花齐放”的景象。然而，繁华背后却隐藏着些许担忧。核心技术的缺失，阻碍了中国安防技术源动力的蓬勃发展，成为中国安防市场向高端科技领域进军的掣肘。那么，是谁在禁锢着安防技术？谁又在影响和改变着安防呢？毋庸置疑，芯片决定着安防技术的级别。 随着“平安城市”、“北京奥运”等重大项目的带动，中国视频监控市场呈现迅猛发展的态势，以年均的速度傲视整个安防市场。视频监控市场需求的不断增长，除了引起安防监控设备厂商的关注，同样也引起了视频监控核心器件——芯片生产商的广泛关注。作为安防产品的上游核心客户，芯片厂商“跺一跺脚”就会直接影响着安防设备生产商们的生死存亡。、、、等一大批国际半导体企业将目光投向中国安防市场，量身打造一些符合中国安防市场使用的芯片，对推动中国安防市场的蓬勃发展起到了一定积极的作用。另外，像中国台湾和中国大陆的一些芯片商也纷纷拿出“看家本领”，进一步推动了中国安防市场的发展。海思、中星微、升迈、映佳等纷纷涉足视频监控处理芯片领域。 芯片厂商发力视频监控市场 年，恩智浦芯片在中国推广并得到应用之后，年，推出通用数字媒体处理器，正式进军中国数字视频监控领域。年左右，海思作为全球率先推出监控专用芯片的半导体公司，在綷历了三年多的调研和研发之后，进入到大家的视野之中。几乎在同一时间，台湾升迈开始整合，兼容和及多项外围，为数字监控量身打造视频编解码芯片。 基于国内蓬勃发展的监控形势，海思自年在全球推出首款针对安防应用的开始，至今已綷发展到了第三代芯片，已成为国内领先的视频监控解决方案供应商。海思半导体有限公司成立于年月，前身是建于年的华为集成电路设计中心。作为领先的本土芯片提供商，海思的产品线覆盖无线网络、固定网络、数字媒体等领域的芯片及解决方案，并成功应用于全球多个国家和地区。 在中国芯片业发展的历史上，有这样一家公司为历史所铭记，它的名字叫“中星微电子有限公司”。这家承担了国家战略项目——“星光中国芯工程”的企业，致力于数字多媒体芯片的开发、设计和产业化。中星微电子从年开始投入视频监控系统的研发和设计，在网络摄像机专用芯片、终端以及运营级网络视频监控平台等方面持续投入，并取得了一系列的成果。目前，中星微依靠多媒体芯片、视频编解码、智能、网络产品开发的技术积累，提供多媒体处理芯片、高清网络摄像机、硬件视频智能分析终端、视频监控统一媒体平台四大视频监控组件，并在此基础上提供视频监控应用解决方案。 有专家指出，安防用的芯片具有几个显著特点：一是长时间不间断工作，二是多视频的集中管理，三是视频信息的安全和稳定性要求，四是视频的实时传输和存储要求。这些特点

通信原理设计报告(7_4)汉明码的编解码设计

目录 前言．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1第1章设计要求．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3第2章 QuartusⅡ软件介绍．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4第3章汉明码的构造原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．6 3.1 （7，4）汉明码的构造原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．6 3.2 监督矩阵H与生成矩阵G．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．7 3.3 校正子（伴随式S）．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8第4章（7，4）汉明码编码器的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．10 4.1 （7，4）汉明码的编码原理及方法．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．10 4.2 （7，4）汉明码编码程序的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．10 4.3 （7，4）汉明码编码程序的编译及仿真．．．．．．．．．．．．．．．．．．．．．．．．．．．．．11第5章（7，4）汉明码译码器的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．12 5.1 （7，4）汉明码的译码方法．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．12 5.2 （7，4）汉明码译码程序的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．13 5.3 （7，4）汉明码译码程序的编译及仿真．．．．．．．．．．．．．．．．．．．．．．．．．．．．15第6章（7，4）汉明码编译码器的设计．．．．．．．．．．．．．．．．．．．．．．．．17 6.1 （7，4）汉明码编译码器的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．17参考文献．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．18体会与建议．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．19附录．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．20

以太网音视频编解码器

TVSENSE YZX-400EN/DE 网络音视频编解码器 用 户 手 册 南京易之讯科技有限公司 二○○六年四月

TVSENSE 视频编解码器使用手册 目录 一、产品简介 (3) 技术特点 (3) 二、产品结构 (4) 2.1内部布置： (4) 2.2外形尺寸: (4) 三、技术指标 (5) 四、接口说明 (6) 4.1前面板 (6) 4.2后面板 (6) 4.3接口指示说明： (6) 五、接线说明 (7) 5.1网络接线 (7) 5.2音频接线 (7) 5.3视频接线 (7) 5.4控制接线 (8) 六、串口定义 (9) 6.1 串口定义： (9) 6.2 内部跳线： (10) 七、调试软件 (11) 7.1硬件准备： (11) 7.2硬件连接： (11) 7.3软件准备： (11) 7.4设备IP配置DevNetSet (12) 7.5设备管理DevManager (13) 7.5.1设备配对 (13) 7.5.2串口配置 (15) 7.6网络浏览DevVideoBrowser (16) 八．典型应用 (17) 九、产品装箱清单 (18)

序言 ●简介 本音视频编解码器是为适应基于TCP/IP协议和10M/100M以太网传输通道而设计的，采用MPEG2压缩方式，具有强大的即时图像捕捉和图像压缩功能。它利用以太网通道实现实时视频音频传输，并同时提供RS232/485串行数据通信端口，满足远程视频监控、视频会议等系统需要。 注意事项 本说明书提供给用户安装调试、参数设置及操作使用的有关注意事项，务请妥善保管，并为了您的正确、高效地使用本产品，请仔细阅读本说明书。 一、产品简介 技术特点 ●基于MPC860T+OSE（RTOS）的嵌入式设计； ●采用最新MPEG-2优化技术，最小带宽支持1024Kbps； ●以太网传输端到端延时小于180ms； ●提供10M/100M以太网接口，带宽适应范围宽，支持多点对多点同时访问； ●具备同时发送单播包及组播包功能，可支持临时用户加入访问，同时在某些不支持组播功 能的特殊网段中通过单播方式访问； ●双向语音对讲，支持回音抵消功能，独特的以太网方式下双向语音对话设计，适合监控中 心与前端对讲； ●提供两路RS-485/232双向透明串口，可用于远端设备控制及监控数据采集； ●可选集中式机箱，提高集成度； ●与多家同类设备实现互联互通，适应大规模联网监控； ●在各种高温、高尘等恶劣环境下，产品能够正常工作； ●提供相关系统软件，实现网络浏览、虚拟矩阵等功能； ●提供应用程序开发接口（包括WINAPI和ActiveX），方便进行二次开发； ●产品设计生产符合ISO9001标准。

显示译码电路的设计

显示译码电路的设计 （朱开明.电子技术实训指导.清华大学出版社.2005.11 p153～165） 在数字电路设计中，很多地方都要用到数字显示，如计数器、频率计、时钟、计分牌等。显示器可用LED数码管和LCD液晶显示器。LED显示器亮度高，如果在环境亮度高的地方还可选用高亮度的LED显示器，所以,LED数码显示器是最常用的数字显示器。首先介绍译码和显示电路的设计和调试。 1．设计要求 输人8421 BCD码，显示对应的十进制数。 2．设计分析 （1）LED数码显示器 目前国内外生产的LED数码显示种类繁多，型号各异。按图形结构可分为数码管和符号管两种。如图1所示。其中“＋”号管能显示出正“＋”、负“一”号。“＋1”符号管能显示“＋1”或“一1”。“米”字管的功能最全，除能显示A～Z的26个英文字母外，还能显示＋、一、×、÷几个运算符。七段显示器一般用来显示0～9。有DP的七段显示器可显示小数点。图2中a、b、c、d、e、f、g表示七个笔段，也对应七个外引脚。 图1 几种LED数码管结构图 图2 共阴和共阳数码显示器原理图和共阴外引脚 按一块显示器件所含显示数位多少，还可分为一位、二位和多位数码显示器。 （2）显示译码驱动器 显示译码并能直接驱动LED显示器的TTL电路如74LS47（OC、共阳），74LS48（共阴）等。如需计数和译码显示功能的可选取74LS143和74LS144等。74LS47是集电极开路（OC）电路，需外接上拉电阻。这里选用典型电路74LS48，其引脚功能如图3所示。电路功能如表1所示。

图3 74LS48引脚功能图 表1 74LS48电路功能 端为灯测试端，＝0时，Ya～Yg全部输出高电平，可驱动共阴数码管七笔都亮。平时应使＝1。 为灭零输人端，设置的目的是为了把不希望显示的零灭掉。 作输人使用时，称灭零输人控制端。只要加人灭灯控制信号=0，无论A3、A2、 A1、A0的状态是什么，都将被驱动的数码管熄灭。 作输出使用时，称灭零输出端。＝0时表示A3、A2、A1、A0全为0，并且＝0。用的输出信号去控制其他译码器的。 3．电路设计 （1）74LS48驱动显示译码器设计 用单独一块74LS48驱动共阴数码显示器电路如图4所示。 图4 数码显示电路

7,3循环码

****************** 实践教学 ******************* 兰州理工大学 计算机与通信学院 2014年秋季学期 计算机通信课程设计 题目：（7,3）循环码编译码软件设计 专业班级： 姓名： 学号： 指导教师： 成绩：

摘要 随着计算机通信的日益发展,传输数据的场合越来越多。串行数据的差错检验是保证数据传输正确的必要手段,而循环码是差错码中最常用的一种编码。 循环码是线性分组码中最重要的一种子类,它除了具有分组码的线性外,还具有循环性,其码字结构一般用符号(n,k)表示,其中,n是该码组中的码元数,k是信息码元位数,r=n-k是监督码元位数。循环码具有许多特殊的代数性质,这些性质有助于按照要求的纠错能力系统地构造这类码,能简化译码算法,并且目前发现的大部分线性码与循环码有密切关系。已有循环码编译码系统大多以标准逻辑器件(如中小规模TTL系列、CMOS系列)按传统数字系统设计方法设计而成,其主要缺点是逻辑规模小、功耗大、可靠性低。随着大规模、超大规模集成电路的发展,以及电子设计自动化水平的提高,这种制约正在被逐渐消除。 本文通过C 语言平台运行所编写的程序，观察了在输入信息码情况下输出对应的编码结果以及相反的译码功能。通过多组的对比验证了该(7,4)循环码的编译码程序的正确性。最后，在程序运行的过程中进步分析循环码的编译码原理，并通过比较仿真模型与理论计算的性能，证明了仿真模型的可行性。 关键词：循环码；编码；译码；程序仿真

目录 前言 (1) 1、目的及意义 (2) 2、设计原理 (3) 2.1循环码的介绍 (3) 2.1.1循环码的定义 (3) 2.1.2循环码的特点 (3) 2.1.3循环码的多项式表示 (4) 2.1.4（n,k）循环码的生成多项式 (4) 2.1.5循环码的生成矩阵和一致校验矩阵 (6) 2.2循环码编码原理 (8) 2.2.1多项式除法电路 (8) 2.3循环码译码原理 (9) 3、设计结果及分析 (11) 3.1程序运行结果 (11) 3.2运行结果理论分析 (14) 3.3软件可行性分析 (15) 4、总结 (16) 附录 (17) 参考文献 (22)

数字视频编解码 2012 试题1

2011第一学期 数字视频编解码试题 （研究生） 1、在数字视频编码过程中，运动补偿是预测编解码的基本形式之一，请阐述其基本理论及其重要性。 运动补偿是一种描述相邻帧(相邻在这里表示在编码关系上相邻，在播放顺序上两帧未必相邻)差别的方法，具体来说是描述前面一帧(相邻在这里表示在编码关系上的前面，在播放顺序上未必在当前帧前面)的每个小块怎样移动到当前帧中的某个位置去。这种方法经常被视频压缩/视频编解码器用来减少视频序列中的空域冗余。一个视频序列包含一定数量的图片--通常称为帧。相邻的图片通常很相似，也就是说，包含了很多冗余。使用运动补偿的目的是通过消除这种冗余，来提高压缩比。 2、请阐述一般数字视频信号的DCT 变换编码的步骤及其重要特点。 数字图像信号的DCT 变换编码过程为：将图像N ×N 的图像矩阵X 变换成N ×N 的系数矩阵Y 。变换过程可以用变换矩阵A 来描述。 N ×N 矩阵的DCT 变换如下： T Y AXA = N ×N 矩阵的IDCT 变换如下：T X A YA = 其中A 为N ×N 转换矩阵，A 中的各个元素为： (21) cos ( > 0)2ij i j i A C i N π += 其中0>0), i C i C 然后对变换后的系数进行量化，量化通过降低整数精度，以减少存储位数，增加0系数数目，从而达到数据压缩目的。然后进行重排序，把非零系数集中在一起，使剩下的零系数能被更加有效的编码。然后进行熵编码，将描述视频流的一串符号编码成适于传输的压缩比特流。从而获得高效压缩结果。 3、试比较Huffman 编码与算术编码的异同点。 相同点：霍夫曼编码和算术编码都是是根据出现的概率将输入的符号映射编码成一系列码字。不同点：霍夫曼编码是把每一个输入符号映射为一个码字，而算术编码是将一系列数据符号映射为一个单独的小数，所以霍曼编码每一个符号的映射码字必须是整数个比特，而算术编码每个传输符号不需要被编码成整数比特。因此算术编码的编码性能优于霍夫曼编码。 4、如何理解MPEG-4视频编码的“分档次和等级”？ MPGE-4的功能内容非常繁多而且详细，包含低质的编码和高质的编码，还包括各种视频对象的编码等等，这些功 能全部在编码器中实现是非常困难的，而且通常是不必要的。为了使用不同的应用场合，MPEG-4进行了“分档次和等级”，对不同的画面质量的编码方式做了详细的分类，对不同档次做了标准，从而是编码器在不同性能的处理器和不同的应用目标上都可以实现通用性。 5、设某时刻的一块图像亮度抽样信号值为f (x ，y )8×8，采用Z 形扫描和变字长编码（可以借 助于任意的计算工具如C 语言或MA TABL 工具等，但要求答卷中带源程序） 139 144 149 153 155 155 155 155 144 151 153 156 159 156 156 156 150 155 160 163 158 156 156 156 f (x ，y )8×8= 159 161 162 160 160 159 159 159 159 160 161 162 162 155 155 155 161 161 161 161 160 157 157 157 162 162 161 163 162 157 157 157 162 162 161 161 163 159 158 158 （1）求出该块亮度信号的离散余弦变换（DCT ）矩阵表达式。 （2）若采用Q coeff =roungd(coeff/Q step )的量化器，其中量化步长Q step =16。求出其量化（Q ） 后的矩阵表达式。 （3）如果上一帧亮度信号的直流值为25，根据所得的量化矩阵表方式，写出该帧亮度信号

1553B总线中曼彻斯特编解码器的设计

1553B总线中曼彻斯特编解码器的设计 时间：2011-04-11 来源：现代电子技术作者：武鹏，毕君懿 关键字：1553B总线曼彻斯特编解码器 0 引言曼彻斯特码是一种总线数据传输双极性码。在数字信号基带传输中，通过这种信道编码技术可使传送数据同时携带时钟信息，故也称其为自同步曼彻斯特码。在信道传输中曼彻斯特码有很好的抗干扰能力。接收端可以将分离出的时钟用于解码，从而简化了解码过程。 针对曼彻斯特码特点，可采用位同步方法提取时钟，常采用滤波法和数字锁相环法。滤波法采用的窄带滤波器不适合数字电路使用。数字锁相环法通过比较接收码元和本地码元为定时时钟的相位来添加扣除时钟脉冲，以达到调整相位的目的，但电路实现过于复杂。本文提出的时钟分离电路比数字锁相环简单，而且提取出来的时钟可以准确地采样到曼彻斯特码信号。 1 曼彻斯特码 曼彻斯特码是一种广泛用于以太网、短距离无线通信、航空电子综合系统中总线数据传输的双极性码。它的每个码元中点都存在一个电平跳变，1信号为一个从1到0的负跳变；0信号为一个从0到1的正跳变。由于曼彻斯特码在频谱中存在很强的定式分量，解码时可将分离出的时钟用来解码。另一方面，1553B传输电缆呈容性负载特性，所以在信号传输中，直流和低频分量将受到很大的衰减。曼彻斯特码频谱中不存在直流分量，而且低频分量也大大减小，很适合在1553B电缆中传输。 MIL-STD-1553B协议中采用的曼彻斯特码数据格式如图1所示。 同步头：占三位码元长度。命令字或状态字同步头的前1．5倍码元长度为高电平；后1．5倍码元长度为低电平，数据字同步头刚好相反。同步头用于区分字的类型以及标识字传输开始。 数据：16位数据位。图中bit3为数据最高位，依次递减，bit18为数据最低位。 奇偶校验位：这里采用奇校验。将16位数据按位同或的结果作为奇校验位。 2 曼彻斯特编码器的设计 由于曼彻斯特码的每个码元在其中心存在电平跳变，所以编码器的发送时钟频率至少应选择信息传输速率的2倍频。 通常编码器的实现方式有2种，基于移位寄存器，或者数据选择器。移位寄存器型编码器需要在编码开始后将同步头位、数据位、奇偶校验位通过字符格式编排器编排成一个并行数据，然后在发送时钟的控制下串行移位输出；数据选择器型编码器需要在编码开始后启动一个计数器，在计数器的控制下分别送出同步头、数据位、奇偶效验位。本文的编码器采用后者，其结构框图如图2所示。

高清嵌入式视频编解码器 高清数字视频传输编码器

高清嵌入式视频编解码器高清数字视频传输编码器 ——虹图高清嵌入式编解码器TMV-HV1001 虹图高清嵌入式编解码器TMV-HV1001是北京图美视讯虹图系列视频编码器产品中的一员。本产品是针对较大规模的专业级数字视频系统应用而设计的专业设备，用于解决视频一级低速率数据的编解码、复用以及网络传输。具有功耗低、数据处理能力强、接口丰富等优点，很好地满足了实时系统控制、工业自动化、实时数据采集、军事系统等有严格要求，并且可靠性要求高的重要设备的需求。 【产品优势】 ? 支持全高清视频实时编解码; ? 嵌入式构架; ? 支持2 路VGA输入、2路VGA输出接口; ? 支持2 路HDMI 高清输入、2路HDMI输出接口; ? USB2.0 接口，可插入U盘用于临时视频码流存储; ? SATA接口，用于本地视频存储，适合DVR场合使用; ? 视频编码支持MPEG4-10 AVC Base line，最高1080P 60帧/秒; ? 双路千兆以太网音视频传输; ? 友好的操作界面和便于操作的菜单系统。 【产品规格】 视频输入：2 路VGA接口，2路HDMI接口 视频输出：2路VGA接口，2路HDMI接口 其他接口：1个USB2.0接口，1个SATA接口 网络接口：2 路千兆以太网 机箱：采用标准1U机箱 电源：AC220V

环境：温度：0℃~70℃湿度：85%RH 以下 外形尺寸：480×360×44(宽×深×高(mm)) 【应用领域】 可以广泛应用在通讯、网络，适合实时系统控制、产业自动化、实时数据采集、军事系统等需要高速运算的领域，也适用于智能交通、航空航天、医疗器械、水利等模块化及高的可靠度、可长期使用的应用领域。此外还适合课堂录播系统、医疗系统、雷达系统等仪器视频记录系统。 各种有线、无线网络环境的视频通讯传输应用。

EDA设计38译码器

E D A设计38译码器-CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIAN

班级：通信13-3班 姓名：王亚飞 学号： 18 指导教师： 成绩： 电子与信息工程学院 信息与通信工程系

摘要 EDA技术是以微电子技术为物理层面，现代电子设计技术为灵魂，计算机软件技术为手段，最终形成集成电子系统或专用集成电路ASIC为目的的一门新兴技术。而VHDL语言是硬件描述语言之一，其广泛应用性和结构的完整性使其成为硬件描述语言的代表。随着社会经济和科技的发展，越来越多的电子产品涌如我们的日常生活当中，在日常生活中译码器起着不可忽视的作用。本设计就是运用VHDL语言设计的3-8译码器。3-8译码器电路的输入变量有三个即D0，D1，D2，输出变量有八个Y0-Y7，对输入变量D0，D1，D2译码，就能确定输出端Y0-Y7的输出端变为有效（低电平），从而达到译码目的。 关键词：EDA；3-8译码器

1实验目的 1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。 2、初步掌握VHDL语言的常用语句。 3、掌握VHDL语言的基本语句及文本输入的EDA设计方法。 2实验背景 VHDL的简介 VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。但是，由于它在一定程度上满足了当时的设计需求，于是他在1987年成为A I/IEEE的标准（IEEE STD 1076-1987）。1993年更进一步修订，变得更加完备，成为A I/IEEE的A I/IEEE STD 1076-1993标准。目前，大多数的CAD厂商出品的EDA软件都兼容了这种标准。VHDL 的英文全写是：VHSIC（Very High eed Integrated Circuit） Hardware Descriptiong Language.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。 VHDL语言的特点 VHDL是一种用普通文本形式设计数字系统的硬件描述语言，主要用于描述数字系统的结构、行为、功能和接口，可以在任何文字处理软件环境中编辑。除了含有许多具有硬件特征的语句外，其形式、描述风格及语法十分类似于计算机高级语言。VHDL程序将一项工程设计项目（或称设计实体）分成描述外部端口信号的可视部分和描述端口信号之间逻辑关系的内部不可视部分，这种将设计项目分成内、外两个部分的概念是硬件描述语言（VHDL）的基本特征。

通信编解码器

学号 EDA技术及应用A 课程设计说明书 通信编解码器 起止日期：2015 年12 月28 日至2015 年12 月31 日 学生姓名 班级 成绩 指导教师(签字) 计算机与信息工程学院电子信息与工程系 2015年12月31日

课程设计任务书 2014 —2015 学年第1 学期 电子与信息工程系电子信息科学与技术专业 课程设计名称：EDA技术及应用A 设计题目：通信编解码器 完成期限：自2015 年12月28 日至2015 年12 月31 日共 1 周 一．课程设计依据 在掌握常用数字电路原理和技术的基础上，利用EDA技术和硬件描述语言，EDA开发软件（Quartus Ⅱ）和硬件开发平台（达盛试验箱CycloneⅡFPGA）进行初步数字系统设计。 二．课程设计内容 采用状态机结构设计简易串行数据编码器，输入为NRZ码，实现把输入码转换为转换为差分码，双相码，曼彻斯特码功能，串行数据速率为9600bit/s，要求通过仿真验证。 扩展设计：数据9600bit/s从串口来，采用1MHz超采样，实现数据9600bit/s NRZ码恢复，然后进行码变换。 三．课程设计要求 1. 要求独立完成设计任务。 2. 课程设计说明书封面格式要求见《天津城建大学课程设计教学工作规范》附表1 3. 课程设计的说明书要求简洁、通顺，计算正确，图纸表达内容完整、清楚、规范。 4. 测试要求：根据题目的特点，采用相应的时序仿真或者在实验系统上观察结果。 5. 课设说明书要求： 1) 说明题目的设计原理和思路、采用方法及设计流程。 2) 对各子模块的功能以及各子模块之间的关系作明确的描述。 3) 对实验和调试过程，仿真结果和时序图进行说明和分析。 4) 包含系统框图、电路原理图、HDL设计程序、仿真测试图。 指导教师（签字）： 教研室主任（签字）： 批准日期：2015 年12 月24 日

网络视频(编解码)器使用说明

网络视频编解码器 使用说明书 目录 第一章产品介绍 (2) 1.1 编码器接口说明 (2) 第二章基本安装 (3) 2.1开机 (3) 2.2关机 (3) 2.3 重启 (3) 2.4 视频输入的连接 (3) 2.5 视频输出设备的选择和连接 (3) 2.6音频信号的输入 (3) 2.7音频输出 (3) 2.8网络连接 (4) 第三章基本操作 (5) 3.1 IP设置 (5) 3.2内网登录 (5) 3.2.1 CMS登录 (5) 3.2.2 IE登录 (7) 3.3外网登录 (10) 3.3.1 CMS云登录 (10) 3.3.2 IE云登录 (12) 3.3.3 通过智能手机访问 (14) 3.4 系统设置 (17) 3.4.1 普通设置 (17) 3.4.2 编码设置 (18) 3.4.3 通道管理 (19) 3.4.4网络设置 (23) 3.4.5 网络服务 (24) 3.5. 输出模式 (26) 附录1.鼠标操作 (28) 附录2.技术参数 (29)

第一章产品介绍 注意事项： 请勿将重物至于本设备上； 请勿让任何固体或液体，掉入或渗入设备内； 请定期用刷子对电路板、接插件、机箱风机、机箱等进行除尘，在进行机体清洁工作前，请关闭电源并拔掉电源； 请勿自行对本设备进行拆卸、维修或更换零件。 使用环境： 请在0℃~40℃的温度下放置和使用本产品，避免阳光直射，或靠近热源； 请勿将本设备安装在潮湿的环境； 请勿将本设备暴露在多烟、多尘的环境； 避免强烈的碰撞，请勿摔落机器； 请保持本产品的水平安装，安装在稳定的场所，注意防止本产品坠落； 请安装在通风良好的场所，切勿堵塞本产品的通风口； 仅可在额定输入输出范围内使用。 1.1 编码器接口说明

数电实验 编码与译码显示电路

实验二：编码与译码显示电路 一：实验目的 1.掌握中规模集成编码器及译码器的逻辑功能测试方法。 2.掌握编码器译码器的使用方法， 3.熟悉仿真工具的使用。 二：实验设备与器件 直流稳压电源，数字多用表，数字电路实验箱，三位二进制优先编码器，七段译码器，二输入与非门，双四输入与非门，六反相器。 四：实验内容 1.测试电路： 通信工程2014117308 周童桐

2.多位显示电路，要求具有灭零功能。 3.依据题目设计电路并仿真。 题目：若将八路服务信号按轻重缓急安排优先级别后，作为医院病房的八个呼叫信号，在护士值班室放置数码管显示电路，这样，当病号按下呼叫按钮发出呼叫信号时，护士值班室显示相应呼叫号码，并产生提示声音，在护士的按下处理按钮后，电路又回到等待呼叫状态，等待新的呼叫，设计上述控制电路及声音提醒电路并测试结果并用报警电路报警。

真值表： K0 Y2 Y1 Y0 A3 A2 A1 A0 I0 K1 1 1 1 0 0 0 1 I1 K2 1 1 0 0 0 1 0 I2 K3 1 0 1 0 0 1 1 I3 K4 1 0 0 0 1 0 0 I4 K5 0 1 1 0 1 0 1 I5 K6 0 1 0 0 1 1 0 I6 K7 0 0 1 0 1 1 1 I7 K8 0 0 0 1 0 0 0 依据真值表列式并计算 化简后得： A0=Y0 A1=Y0Y1’+Y0’Y1 A2=Y0’Y1’Y2+Y0Y1’Y2’+Y1Y2’ A3=Y0’Y1’Y2’ 依据化简后，设计电路。 依据电路图进行仿真：

应用74LS148编码部分： 优先显示电路部分：蜂鸣器电路：

循环码产生电路设计

循环码产生电路设计 1.引言 在线性分组码中，有一种重要的码称为循环码。循环码是线性分组码中最重要的一种子类，是目前研究的比较成熟的一类码。循环码具有许多特殊的代数性质，这些性质有助于按照要求的纠错能力系统地构造这类码，并且简化译码算法，并且目前发现的大部分线性码与循环码有密切关系。循环码还有易于实现的特点，很容易用带反馈的移位寄存器实现其硬件。循环码是在严密的代数学理论基础上建立起来的。这种编码和解码设备都不太复杂，而且纠错的能力较强。循环码除了具有线性码的一般性质外，还具有循环性。循环性是指任一码组循环一位以后，认为该码中的一个码组。 正是由于循环码具有码的代数结构清晰、性能较好、编译码简单和易于实现的特点，因此在目前的计算机纠错系统中所使用的线性分组码几乎都是循环码。它不但可以纠正独立的随机错误，也可用于检错突发错误并且非常有效。(n,k)循环码能够检测长为n-k 或更短的任何突发错误, 包括首尾相接突发错误。n-k+1位长的突发错误不能被检出所占的概率最大是错误！未找到引用源。,如果l>n-k+1,则不能检测长为l 的突发错误所占据的比值最大为)(2k n --。 2.设计要求 （1）用simulink 对系统建模。 （2）写出其生成多式。 （3）对所设计的系统性能进行仿真分析。 （4）对其应用举例阐述。 3.设计原理 3.1 循环码多项式 为了利用代数理论研究循环码，可以将码组用代数多项是来表示，这个多项式被称为码多项式，对于许用循环码A =(0121a a a a n n ?-- )，可以将它的码多项式表示为：

T(x)=012211a x a x a x a x a i i n n n n ++?++?++----对于二进制码组，多项式的每个系数不是0就是1，x 仅是码元位置的标志。因此，这里并不关心x 的取值。 3.2 循环码的生成多项式和生成矩阵 （全0码字除外）称为生成多项式，用g (x )表示。可以证明生成多项式g (x )具有以下特性： 1）g (x )是一个常数项为1的r=n-k 次多项式； 2）g (x )是1+n x 的一个因式； 3）该循环码中其它码多项式都是g (x )的倍式。 为了保证构成的生成矩阵G 的各行线性不相关，通常用g (x )来构造生成矩阵，这时，生成矩阵G 可以表示为： ?????? ?? ?????????????=--)()()()()(21x g x g x x g x x g x x G k k 其中011)(a x a x a x x g r r r ++++=- ，因此，一旦生成多项式g (x )确定以后，该循环码的生成矩阵就可以确定，进而该循环码的所有码字就可以确定。 3.3 循环码的编、译码方法 在编码时，首先需要根据给定循环码的参数确定生成多项式g (x )，也就是从1+n x 的因子中选一个（n-k ）次多项式作为g (x )；然后，利用循环码的编码特点，即所有循环码多项式A (x )都可以被g (x )整除，来定义生成多项式g (x )。 根据上述原理可以得到一个较简单的系统循环码编码方法：设要产生（n,k ）循环码，m (x )表示信息多项式，则其次数必小于k ，而)(x m x k n ?-的次数必小于n ，用)(x m x k n ?-除以g (x )，可得余数r (x )，r (x )的次数必小于（n-k ），将r (x )加到信息位后作监督位，就得到了系统循环码。下面就将以上各步处理加以解释。 （1）用)(x m x k n ?-。这一运算实际上是把信息码后附加上（n-k ）个“0”。例如，信息码为110，它相当于m (x )＝2x +x 。当n-k ＝7-3＝4时，)(x m x k n ?-＝6x +5x ，它相当于1100000。

各种音视频编解码学习详解

各种音视频编解码学习详解 编解码学习笔记（一）：基本概念 媒体业务是网络的主要业务之间。尤其移动互联网业务的兴起，在运营商和应用开发商中，媒体业务份量极重，其中媒体的编解码服务涉及需求分析、应用开发、释放license收费等等。最近因为项目的关系，需要理清媒体的codec，比较搞的是，在豆丁网上看运营商的规范标准，同一运营商同样的业务在不同文档中不同的要求，而且有些要求就我看来应当是历史的延续，也就是现在已经很少采用了。所以豆丁上看不出所以然，从wiki上查。中文的wiki信息量有限，很短，而wiki的英文内容内多，删减版也减肥得太过。我在网上还看到一个山寨的中文wiki，长得很像，红色的，叫―天下维客‖。wiki的中文还是很不错的，但是阅读后建议再阅读英文。 我对媒体codec做了一些整理和总结，资料来源于wiki，小部分来源于网络博客的收集。网友资料我们将给出来源。如果资料已经转手几趟就没办法，雁过留声，我们只能给出某个轨迹。 基本概念 编解码 编解码器（codec）指的是一个能够对一个信号或者一个数据流进行变换的设备或者程序。这里指的变换既包括将信号或者数据流进行编码（通常是为了传输、存储或者加密）或者提取得到一个编码流的操作，也包括为了观察或者处理从这个编码流中恢复适合观察或操作的形式的操作。编解码器经常用在视频会议和流媒体等应用中。 容器 很多多媒体数据流需要同时包含音频数据和视频数据，这时通常会加入一些用于音频和视频数据同步的元数据，例如字幕。这三种数据流可能会被不同的程序，进程或者硬件处理，但是当它们传输或者存储的时候，这三种数据通常是被封装在一起的。通常这种封装是通过视频文件格式来实现的，例如常见的*.mpg, *.avi, *.mov, *.mp4, *.rm, *.ogg or *.tta. 这些格式中有些只能使用某些编解码器，而更多可以以容器的方式使用各种编解码器。 FourCC全称Four-Character Codes，是由4个字符（4 bytes）组成，是一种独立标示视频数据流格式的四字节，在wav、avi档案之中会有一段FourCC来描述这个AVI档案，是利用何种codec来编码的。因此wav、avi大量存在等于―IDP3‖的FourCC。 视频是现在电脑中多媒体系统中的重要一环。为了适应储存视频的需要，人们设定了不同的视频文件格式来把视频和音频放在一个文件中，以方便同时回放。视频档实际上都是一个容器里面包裹着不同的轨道，使用的容器的格式关系到视频档的可扩展性。 参数介绍 采样率 采样率（也称为采样速度或者采样频率）定义了每秒从连续信号中提取并组成离散信号的采样个数，它用赫兹（Hz）来表示。采样频率的倒数叫作采样周期或采样时间，它是采样之间的时间间隔。注意不要将采样率与比特率（bit rate，亦称―位速率‖）相混淆。 采样定理表明采样频率必须大于被采样信号带宽的两倍，另外一种等同的说法是奈奎斯特频率必须大于被采样信号的带宽。如果信号的带宽是100Hz，那么为了避免混叠现象采样频率必须大于200Hz。换句话说就是采样频率必须至少是信号中最大频率分量频率的两倍，否则就不能从信号采样中恢复原始信号。 对于语音采样： ?8,000 Hz - 电话所用采样率, 对于人的说话已经足够 ?11,025 Hz ?22,050 Hz - 无线电广播所用采样率 ?32,000 Hz - miniDV 数码视频camcorder、DAT (LP mode)所用采样率 ?44,100 Hz - 音频CD, 也常用于MPEG-1 音频（VCD, SVCD, MP3）所用采样率